一种内连线结构及其制备方法
【技术领域】
[0001]本发明涉及一种内连线结构及其制备方法，尤指一种内连线结构及其制备方法，其具有高制程裕度(process margin)。
【背景技术】
[0002]半导体制造工艺通常需要铜后段制程(Backt-End-of Line)电气连接前段制程(Front-End-of Line)的高深宽比的鹤接触。在制备半导体组件之后，内连线即将半导体组件与导线予以电性连接，其中内连线包含导线部分及中介窗部分。中介窗部分一般由钨构成，而钨的沉积技术已经高度发展。导线部分一般由铜构成，铜具有高导电性、低电阻，且可避免电子迁移现象。由于蚀刻较难控制，蚀刻不足现象经常发生，而随着电子组件持续缩小尺寸，高深宽比的钨接触的制备越来越困难。此外，间距很小的铜导线与钨介层窗的对位裕度持续缩小，导致发生短路的风险增加。
[0003]上文的说明仅是为提供【背景技术】，并未承认上文的说明揭示本发明，不构成本发明的现有技术，且上文的任何说明均不应作为本发明的任一部分。
【发明内容】
[0004]本发明提供一种内连线结构及其制备方法，其具有高制程裕度(processmargin),对铜后段制程(Backt-End-of Line)电气连接前段制程(Front-End-of Line)的高深宽比的钨接触相当重要。本发明的技术对内连线结构的导线部分及中介窗部分提供较高对位裕度，降低发生短路的风险。
[0005]本发明的内连线结构的一实施例，包含一基板；一第一绝缘层，设置于该基板之上，其中该第一绝缘层具有复数个介层洞，且一第一导电材料填满该复数个介层洞；一第二绝缘层，设置于该第一绝缘层之上，其中该第二绝缘层具有复数个沟槽，且一第二导电材料填满该复数个沟槽；以及一屏蔽层，设置于该第一绝缘层及该第二绝缘层之间，其中屏蔽层具有复数个开孔，连接该复数个介层洞及该复数个沟槽；其中该复数个介层洞自对准(self-aligned)该复数个沟槽。
[0006]本发明的内连线结构之制备方法的一实施例，包含形成一第一绝缘层于一基板之上；形成一第一屏蔽层于该第一绝缘层之上，其中该第一屏蔽层具有复数个第一开孔；形成一第二绝缘层于该第一屏蔽层之上；形成一第二屏蔽层于该第二绝缘层之上，其中该第二屏蔽层具有复数个第二开孔；进行一蚀刻制程，其使用该第二屏蔽层作为一蚀刻屏蔽以形成复数个凹部，其中该复数个凹部贯穿该第二绝缘层、该第一屏蔽层及该第一绝缘层；以及填入至少一导电材料至该复数个凹部。
[0007]相较于熟知的双镶嵌技术需要两次对位程序，本发明的技术由于该复数个介层洞自对准(self-align)该复数个沟槽，因此本发明的技术的优点之一在于减少一次对位程序；其中本发明技术的该复数个沟槽在后续制程中形成导线，有效地降低发生短路的风险，并提升制程裕度。
[0008]此外，本发明的技术亦可降低成本，例如，相较于熟知的双镶嵌技术需要两次介电材料的蚀刻制程以分别形成介层洞与沟槽，本发明的技术由于仅需要一次蚀刻制程即可形成该复数个介层洞及该复数个沟槽；另外，相较于熟知的双镶嵌技术需要对介层洞及沟槽进行共两次化学机械研磨，本发明的技术无需钨化学机械研磨(WCMP)。
[0009]此外，本发明的技术使用该第一屏蔽层且使用钨填满该复数个介层洞，以减少需要填入铜的深宽比结构，如此本发明的技术无需在高深宽比的介层洞之中沉积铜阻障层及铜种晶层。再次，由于该复数个介层洞已填入该第一导电材料，可避免铜孔洞形成于内连线结构之中，因而本发明的技术具有较可靠的电气效能。
[0010]上文已相当广泛地概述本发明的技术特征及优点，以使下文的本发明详细描述得以获得较佳了解。构成本发明的权利要求所保护的其它技术特征及优点将在下文描述。本发明所属技术领域中具有通常知识人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本发明相同的目的。本发明所属技术领域中具有通常知识人员也应了解，这类等效建构无法脱离后附的权利要求所界定的本发明的精神和范围。
【附图说明】
[0011]通过参照前述说明及下列附图，本发明的技术特征及优点得以获得完全了解。
[0012]图1为一剖视示意图，例示本发明一实施例的一基板，其具有复数个接触部；
[0013]图2为一剖视不意图，例不本发明一实施例的一第一绝缘层及一第一屏蔽层的沉积；
[0014]图3为一剖视示意图，例示本发明一实施例的一第二绝缘层及一第二屏蔽层的沉积；
[0015]图4为一剖视示意图，例示本发明一实施例的一蚀刻制程，其使用该第二屏蔽层作为一蚀刻屏蔽以形成复数个凹部，其贯穿该第二绝缘层、该第一屏蔽层及该第一绝缘层；
[0016]图5为一剖视示意图，例示一第一导电材料填满该复数个凹部并覆盖该第二绝缘层的一上表面；
[0017]图6为一剖视示意图，例示一蚀刻制程，其去除该第二绝缘层的上表面的该第一导电材料，并去除该复数个凹部内的该第一导电材料的一部分；以及
[0018]图7为一剖视示意图，例示一第二导电材料填满该复数个沟槽，完成高可靠度的内连线结构的制备。
[0019]其中，附图标记说明如下:
[0020]10:内连线结构
[0021]11:基板
[0022]20:第一绝缘层
[0023]21:第二绝缘层
[0024]23:第一屏蔽层
[0025]24:第二屏蔽层
[0026]30:介层洞
[0027]31:沟槽
[0028]32:第一开孔
[0029]33:凹部
[0030]34:第二开孔
[0031]40第一导电材料
[0032]41:第二导电材料
[0033]101:接触部
【具体实施方式】
[0034]为了使本领域技术人员能彻底地了解本发明，将在下列的描述中提出详尽的步骤及结构。显然地，本发明的实现并未限定于相关领域的技术人员所熟悉的特殊细节。另一方面，众所周知的结构或步骤并未描述于细节中，以避免造成本发明不必要的限制。本发明的较佳实施例会详细描述如下，然而除了这些详细描述之外，本发明还可以广泛地施行在其他实施例中，且本发明的范围不受限定，其以后附的权利要求为准。
[0035]在下文中本发明的实施例配合所附附图以阐述细节。说明书所提及的“实施例”、“此实施例”、“其他实施例”等等，意指包含在本发明的该实施例所述有关的特殊特性、构造、或特征。说明书中各处出现的“在此实施例中”的词组，并不必然全部指相同的实施例。
[0036]本发明关于一种内连线结构及其制备方法。下列记载详细说明本发明的实施步骤及结构以使本发明得以被完整地了解。本发明的实现并不限于具有特定知识的本领域技术人员。此外，熟知的结构及步骤并未在下文记载，以免本发明受到不必要的限制。本发明的较佳实施例将于下文中描述，然而本发明除了下文之外，亦可广泛地实现于其它实施例中。本发明的范围不应限制于下文的记载，而应由权利要求的保护范围予以定义。
[0037]图1为一剖视示意图，例示本发明一实施例的一基板11，其具有复数个接触部101。在本发明的一实施例中，该复数个接触部101下方可包含复数个组件或M0SFET，其电性连接于该复数个接触部101。在本发明的一实施例中，该复数个接触部101包含金属，例如钨。在本发明的一实施例中，由钨构成的该复数个接触部101通过前段制程(Front-End-of Line)予以制备,而该基板11的上端再进行一化学机械研磨(CMP)制程。
[0038]图2为一剖视不意图,例不本发明一实施例的一第一绝缘层20及一第一屏蔽层23的沉积。在本发明的一实施例中，该第一绝缘层20通过一化学沉积(CVD)制程或一物理沉积(PVD)制程予以制备。在本发明的一实施例中，该第一绝缘层20包含氧化硅或二氧化硅。在本发明的一实施例中，在沉积该第一绝缘层20之后，进行一化学沉积(CVD)制程或一物理沉积(PVD)制程以形成该第一屏蔽层23于该第一绝缘层20之上。在本发明的一实施例中，该第一屏蔽层23包氮化硅或其它适当的材料。之后，在本发明的一实施例中，进行一图案化制程以形成复数个第一开孔32于该第一屏蔽层23之内。在本发明的一实施例中，该复数个第一开孔32作为后续制程的对位标记。
[0039]图3为一剖视示意图，例示本发明一实施例的一第二绝缘层21及一第二屏蔽层24的沉积。在本发明的一实施例中，该第二绝缘层21包含氧化硅或二氧化硅，该第二屏蔽层24包含光阻材料；该第二绝缘层21及该第二屏蔽层24通过一化学沉积(CVD)制程或一物理沉积(PVD)制程予以制备。在本发明的一实施例中，在沉积该第二屏蔽层24于该第二绝缘层21上之后，进行一图案化制程以形成复数个第二开孔34于该第二屏蔽层24之内，其中该复数个第二开孔34对准该复数个第一开孔32。在本发明的一实施例中，该复数个第二开孔34大于该复数个第一开孔32 ;此外，该复数个第二开孔34涵盖该复数个第一开孔32，而无需完美地中心对准。
[0040]图4为一剖视示意图，例示本发明一实施例的一蚀刻制程，其使用该第二屏蔽层24作为一蚀刻屏蔽以形成复数个凹部33，其贯穿该第二绝缘层21、该第一屏蔽层23及该第一绝缘层20。在本发明的一实施例中，该蚀刻制程连续地贯穿该第二绝缘层21及该第一绝缘层20，直到该基板11的上端；一旦完成该蚀刻制程，即形成该复数