具有工程衬底的iii族氮化物晶体管的制作方法
【专利说明】具有工程衬底的111族氮化物晶体管
[0001]相关申请的交叉引用
[0002]本申请涉及并要求于2013年3月15日提交的美国申请N0.13/838，546的优先权，其全部内容通过引用合并于此。
技术领域
[0003]本申请涉及III族氮化物晶体管和硅基氮化镓(GaN-on-Si)晶体管，并且尤其涉及在III族氮化物晶体管中的击穿电压。
【背景技术】
[0004]硅基氮化镓晶体管适用于制作高效低能耗开关模块，但是，硅基氮化镓晶体管的击穿电压性能受到III族氮化物外延层叠层厚度的限制。由于在III族氮化物材料和Si衬底之间的较大的热失配，因此很难以生长厚度超过5微米的III族氮化物外延层叠层。
[0005]众所周知Si衬底会限制硅基氮化镓晶体管的击穿电压。在以下文献中描述了将Si衬底移除并随后将器件转移至玻璃衬底的技术:Bin Lu and Tomas Palac1s，“HighBreakdown(>1500V)AlGaN/GaN HEMTs by Substrate-Transfer, ,y IEEE Electron DeviceLetters, vol.31, n0.9, pp.951-953, Sep 2010。该器件示出了在衬底转移后的较高的击穿电压，但是，该方法的一个缺点在于难以处理衬底完全移除的大尺寸晶片，从而导致低良率和高成本。
[0006]在以下文献中描述了在局域化移除源极和漏极之间的Si衬底后击穿电压的改进:P.Srivastava, J.Das, D.Visalli, Μ.V.Hove, P.Ε.Malinowski, D.Marcon, S.Lenci, Κ.Geens, K.Cheng, Μ.Leys, S.Decoutere, R.Mertens and G.Borghs，“Record BreakdownVoltage (2200V)of GaN DHFETs on Si with 2- μ m Buffer Thickness by LocalSubstrate Removal,，，IEEE Electron Device Letters, vol.32, n0.1, pp.30-32, Jan.2011。该改进击穿电压的方法的缺点在于Si衬底中的未填充沟槽可能会导致影响GaN FET的动态特性的电子捕获(trapping)问题。具体的，具有刻蚀衬底的器件会由于在衬底/空气界面的捕获而具有差的动态导通电阻。
[0007]需要具有改进的具备良好性能特性的击穿电压和低制作成本的III族氮化物晶体管及其制造方法。本发明的实施例解决了这些以及其他需求。
【发明内容】
[0008]在本发明公开的第一实施例中，一种晶体管包括多个外延层、电连接至外延层中沟道层的漏极电极、电连接至所述沟道层的源极电极、背面金属层、在外延层的第一部分和背面金属层之间的衬底、以及在外延层第二部分和背面金属层之间的介质层。
[0009]在本发明公开的另一实施例中，一种制造晶体管的方法，包括:在衬底上形成多个外延层；形成电连接至外延层中沟道层的漏极电极；形成电连接至外延层中沟道层的源极电极；采用可移除材料覆盖漏极电极、源极电极、和外延层的顶层；将载体晶片键合至可移除材料；刻蚀掉漏极下方的衬底的一部分；在衬底的刻蚀掉的部分中沉积介质层；在衬底和介质层上沉积背面金属；以及移除载体晶片和可移除材料。
[0010]由下文中的详细描述和附图可以清楚地示出这些和其他特征和优点。在说明书和附图中，标号表明不同特征，在整个说明书和附图中类似的标号指的是类似的特征。
【附图说明】
[0011]图1示出了根据本发明的III族氮化物晶体管的立视剖面图；以及
[0012]图2A至图2D示出了制造根据本发明的III族氮化物晶体管的方法。
【具体实施方式】
[0013]在下文中，示出了许多具体的细节以清楚地描述本发明公开的各种具体实施例。但是，本领域技术人员应该可以理解到本发明可以在不具备以下讨论的具体细节的情况下实施。在其他情况下，并未描述公知特征以免混淆本发明。
[0014]图1示出了根据本发明的III族氮化物晶体管的立视剖面图。在漏极22下方区域的衬底12 (其可以为硅(Si))被部分移除并且被介质层30 (其可以为苯并环丁烯(BCB))填充。在衬底12以及介质层30的背面沉积背面金属层32。
[0015]对于图1中的晶体管，漏极22可以处于高电压并且背面金属32可以接地。由于硅衬底12导电，漏极22和背面金属32之间的所有电压肯定施加至III族氮化物层上。通过移除在漏极22下方的至少一部分或所有衬底12并且在其中填充介质层30，一部分电压可以施加到介质层30上，其降低了在III族氮化物层上的电压降的量，从而改进了器件的击穿电压。注意到其他的衬底(例如一种碳化硅(SiC)衬底)也可以是导电的。
[0016]缓冲层14在衬底12和介质层30上方。缓冲层14可以为III族氮化物材料。沟道层16在缓冲层14上方并且可以为III族氮化物材料。典型的沟道层为非故意掺杂的厚度范围在5纳米(nm)至约2微米之间的GaN层。
[0017]势皇层18在沟道层16上方并且可以为III族氮化物材料叠层。势皇层18具有比沟道层16更大的能量带隙。典型的势皇层18可以为Al含量在10-30%并且厚度为5_30纳米(nm)的AlGaN合金。
[0018]源极电极20和漏极电极22在势皇层18和沟道层16相对的两端上、并且典型地通过合金化Ti/Al/Ni/Au叠层来形成。源极电极20和漏极电极22电连接至沟道层16。栅极电极24在势皇层18的顶部、并且位于源极20和漏极22的电极之间。
[0019]采用图1结构的在Si上的具有III族氮化物的晶体管(例如硅基氮化镓晶体管)在不需要增加如缓冲层14、沟道层16和势皇层18的III族氮化物外延层的厚度的情况下具有增加的击穿电压等级。
[0020]图2A至图2D示出了制造根据本发明的III族氮化物晶体管的方法。
[0021]首先，如图2A所示，在衬底12(其可以为硅(Si))上通过生长缓冲层14来形成III族氮化物晶体管。缓冲层14可以为在衬底12上通过化学气相沉积或分子束外延生长的III族氮化物材料叠层。
[0022]随后，在缓冲层14上生长沟道层16。沟道层16可以为在缓冲层14上通过化学气相沉积或分子束外延生长的III族氮化物材料。典型的沟道层为非故意掺杂的厚度范围在5纳米(nm)至几微米之间的如GaN层的III族氮化物层。
[0023]随后，在沟道层16上生长势皇层18。势皇层18可以为在沟道层16上通过化学气相沉积或分子束外延生长的III族氮化物材料叠层。势皇层18被形成为具有比沟道层16更大的能量带隙。典型的势皇层18可以为III族氮化物，例如为Al含量在10-30%并且厚度为5-30nm的AlGaN合金。
[0024]随后在在势皇层18和沟道层16相对的两端上、并且典型地通过合金化Ti/Al/Ni/Au叠层来形成源极电极20和漏极电极22。源极电极20和漏极电极22被形成为电连接至沟道层16。最后，栅极电极24形成在势皇层18的顶部、并且位于源极20和漏极22的电极之间。
[0025]随后，如图2B所示，在完成外延层和其他正面处理(例如形成电极)之后，将该结构装载到载体晶片42上。源极20、漏极22、栅极24的电极和势皇层18均被诸如蜡的可移除材料40覆盖。随后载体晶片42被键合至可移除材料40。
[0026]一旦载体晶片42附接上，整个结构被翻转并且在通过等离子体刻蚀来刻蚀掉漏极下方的衬底12的一部分44。
[0027]随后，如图2C所示，在被刻蚀掉的衬底的区域44中的结构背面上覆盖介质层30，并且随后进行抛光。随后在衬底12和填充的介质层30上沉积诸如AuGe的背面金属32。
[0028]随后，如图2D所示，移除载体晶片42和蜡40。得到的结构也如图1所示。
[0029]如上所述，选择性移除衬底和沉积介质层代替衬底的前述方法提高了 III族氮化物器件(例如硅基氮化镓高电子迀移率晶体管(HEMTs))的击穿电压等级。
[0030]本文描述的所有元件、部分和步骤均被优选地包括。可以理解对于本领域技术人员显而易见的是任何这些元件、部分和步骤均可以被其他元件、部分和步骤所代替，也可以被一起删除。
[0031]构思
[0032]本发明至少包括以下构思。
[0033]构思1.一种晶体管，包括:
[0034]多个外延层；
[0035]电连接至所述外延层中沟道层的漏极电极；
[0036]电连接至所述沟道层的源极电极；
[0037]背面金属层；
[0038]在所述外延层的第一部分和所述背面金属层之间的衬底；以及
[0039]在所述外延层的第二部分和所述背面金属层之间的介质层。
[0040]构思2.如构思I所述的晶体管:
[0041]其中所述多个外延层包括:
[0042]缓冲层；
[0043]在所述缓冲层上方的所述沟道层；以及
[0044]在所述沟道层上方的势皇层；以及
[0045]其中所述晶体管还包括:
[0046]在所述源极电极和所述漏极电极之间的所述势皇层上的栅极电极；以及
[0047]其中:
[0048]所述衬底在所述缓冲层的第一部分和所述背面金属层之间；以及
[0049]所述介质层在所述缓冲层的第二部分和所述背面金属层之间。
[0050]构思3.如构思I所述的晶体管，其中所述衬底包括硅。
[0051]构思4.如构思I所述的晶体管，其中所述介质层包括苯并环丁烯(BCB)。
[0052]构思5.如构思2所述的晶体管，其中
[0053]所述缓冲层包括111族氮化物材料；
[0054]所述沟道层包括111族氮化物材料；
[0055]所述势皇层包括III族氮化物材料并且具有比所述沟道层更大的能量带隙。
[0056]构思6.如构思I所述的晶体管，其中所述背面金属层电连接至所述衬底和所述介质层。
[0057]构思7.如构思I所述的晶体管，其中所述背面金属层处于接地电压。
[0058]构思8.如构思2所述的晶体管，其中:
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