半导体器件的形成方法
【技术领域】
[0001]本发明涉及半导体制造领域技术，特别涉及半导体器件的形成方法。
【背景技术】
[0002]在半导体技术领域中，随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。随着器件尺寸的不断减小，离子注入的光刻工艺(指通过光刻形成离子注入掩膜层的工艺)受到了越来越多的挑战。
[0003]在半导体工艺制程中，离子注入的光刻工艺一般采用与衬底直接接触的光刻胶层作为掩膜，所述光刻胶层受到来自集成的衬底对关键尺寸的影响。例如，衬底包括有源区(AA区，材料一般为Si)与浅沟槽隔离(STI，材料一般为氧化硅)，因材料不同导致的反射率不同，通常是影响关键尺寸的最主要的因素之一。由于前述AA和STI区域具有不同的反射率，因此，在两者的界面之上的光刻胶层会相应地接收到不同的曝光量，这就导致了最终形成的图形化的光刻胶层的CD值难以被很好的控制。
[0004]为满足光刻工艺的要求,抗反射涂层(Ant1-Reflective Coating:ARC)技术被应用于光刻中来提高光刻的精度。抗反射涂层的作用主要为:防止光线通过光刻胶后在下覆层界面发生反射；而反射的光线会与入射光发生干涉，导致光刻胶不能均匀曝光。抗反射涂层包括顶部抗反射涂层(Top Ant1-Reflective Coating:TARC)和底部抗反射涂层(BottomAnt1-Reflective Coating:BARC)。
[0005]然而，底抗反射涂层的使用必然增加光刻工艺的成本，特别是定义轻掺杂区(LDD)和阈值电压调节区(Vt-Well)的离子注入的光刻工艺，同时也增加了蚀刻工艺的复杂性和工艺成本。
[0006]在现有技术形成半导体器件的工艺过程中，定义轻掺杂区和阈值电压调节区的离子注入的光刻工艺因为涉及到多个区域的不同掺杂，多次的光刻形成的光刻胶层的位置以及形貌容易与实际设定位置和形貌发生偏差，其误差累计效应导致形成的半导体器件的电学性能低下。
【发明内容】
[0007]本发明解决的问题是提供一种半导体器件的形成方法，提高在衬底内形成掺杂区的掩膜的位置精确度，在节约工艺成本的同时，提高半导体器件的可靠性和电学性能。
[0008]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供衬底，所述衬底包括第一区域、第二区域和第三区域，且所述第一区域、第二区域和第三区域由隔离结构隔离开；形成覆盖于第二区域的衬底表面以及隔离结构表面的第一掩膜层，第一掩膜层的侧壁位于第二区域隔离结构表面，且所述第一掩膜层具有抗反射作用；形成位于所述第一区域表面、以及部分第一掩膜层表面的第一光刻胶层，暴露出与第三区域相邻的部分第一掩膜层表面；以所述第一光刻胶层和暴露出的第一掩膜层为掩膜，对第三区域的衬底进行第一掺杂，形成第一掺杂区；形成位于所述第三区域表面、以及部分第一掩膜层表面的第三光刻胶层，暴露出与第一区域相邻的部分第一掩膜层表面；以所述第三光刻胶层和暴露出的第一掩膜层为掩膜，对第一区域的衬底进行第二掺杂，形成第二掺杂区。
[0009]可选的，第一掩膜层的形成步骤包括:形成覆盖于第一区域、第二区域和第三区域表面的第一初始掩膜层，所述第一初始掩膜层具有抗反射作用；形成位于第二区域的第一初始掩膜层表面的第二光刻胶层；以所述第二光刻胶层为掩膜，刻蚀所述第一初始掩膜层，形成覆盖于第二区域的衬底表面以及隔离结构表面的第一掩膜层。
[0010]可选的，所述第二光刻胶层的光刻精度高于第一光刻胶层以及第三光刻胶层的光刻精度。
[0011]可选的，所述隔离结构的填充材料为绝缘材料，绝缘材料为氧化硅。
[0012]可选的，所述第一掩膜层的边界位于隔离结构表面。
[0013]可选的，所述第一掩膜层为双层结构，第一掩膜层包括第一下掩膜层、以及位于第一下掩膜层表面的第一上掩膜层。
[0014]可选的，所述第一下掩膜层的材料为交联型的旋涂碳，所述第一上掩膜层的材料为旋涂硅或含硅的底部抗反射材料。
[0015]可选的，所述第一下掩膜层的厚度为1000埃至5000埃，所述第一上掩膜层的厚度为200埃至2000埃。
[0016]可选的，在刻蚀所述第一初始掩膜层形成第一掩膜层后，刻蚀去除第一光刻胶层。
[0017]可选的，所述衬底除包括第一区域、第二区域和第三区域外，还包括与第一掩膜层相邻的待形成掺杂区的区域；所述第一掩膜层为形成所述掺杂区的工艺的部分掩膜。
[0018]可选的，在形成第一掺杂区之后，还包括步骤:去除所述第一光刻胶层。
[0019]可选的，去除第一光刻胶层的工艺为:对第一光刻胶层进行灰化工艺，灰化工艺后进行弱氧化性的湿法刻蚀工艺。
[0020]可选的，所述弱氧化性的湿法刻蚀工艺的刻蚀液体为:硫酸溶液和SCl溶液的混合溶液，且混合溶液温度低于100度,其中，SCl溶液为氨水和双氧水的水溶液。
[0021]可选的，在形成第二掺杂区之后，还包括步骤:去除所述第三光刻胶层、以及第一掩膜层；形成位于第一区域和第三区域的第二掩膜层，且所述第二掩膜层具有抗反射作用；形成位于部分第二掩膜层表面的第五光刻胶层，暴露出与第二区域相邻的部分第二掩膜层表面；以所述第五光刻胶层和暴露出的第二掩膜层为掩膜，对第二区域衬底进行第三掺杂，形成第三掺杂区；去除所述第五光刻胶层。
[0022]可选的，去除第一掩膜层的工艺为:采用干法刻蚀工艺去除第一上掩膜层；采用具有强氧化性的湿法刻蚀工艺去除第一下掩膜层。
[0023]可选的，所述干法刻蚀工艺的刻蚀气体为CxFy或CxHyFz ;所述强氧化性的湿法刻蚀工艺的刻蚀液体为:硫酸溶液、双氧水溶液和SCl溶液的混合溶液，混合溶液温度高于100度,其中，SCl溶液为氨水和双氧水的水溶液。
[0024]可选的，所述第二掩膜层的形成步骤包括:在第一区域、第二区域和第三区域形成第二初始掩膜层；在所述第二初始掩膜层表面形成第四初始光刻胶层；对所述第二初始光刻胶层进行曝光、显影处理，形成位于第一区域和第三区域的第四光刻胶层；以所述第四光刻胶层为掩膜，刻蚀第二初始掩膜层，形成位于第一区域和第三区域的第二掩膜层，且在刻蚀所述第二初始掩膜层的过程中，刻蚀去除第四光刻胶层。
[0025]可选的，所述衬底除包括第一区域、第二区域和第三区域外，还包括与第二掩膜层相邻的待形成掺杂区的区域；所述第二掩膜层为形成所述掺杂区的工艺的部分掩膜。
[0026]可选的，所述第一掺杂和第二掺杂的工艺为离子注入。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]本发明在第二区域衬底表面以及隔离结构表面形成第一掩膜层，第一掩膜层侧壁位于隔离结构表面，且第一掩膜层具有抗反射作用，使得第一掩膜层的位置精确度高，第一掩膜层完全覆盖第二区域且仅仅覆盖第二区域；后续在形成对第三区域进行第一掺杂工艺的第一光刻胶层时，所述第一光刻胶层可暴露出部分第一掩膜层表面，降低了对形成第一光刻胶层的工艺要求(第一光刻胶层可米用更低端的光刻工艺，例如248nm/365nm的光刻工艺)，降低了工艺难度以及工艺成本，并且第一光刻胶层和位置精确度高的第一掩膜层作为第一掺杂工艺的掩膜，所述掩膜的位置精确度高，避免出现第二区域被部分暴露出或第三区域被部分覆盖的情况，提高了形成的半导体器件的可靠性和电学性能。
[0029]同时，所述第一掩膜层还可以作为对第一区域进行第二掺杂的部分掩膜，在降低进行第二掺杂的第三光刻胶层形成工艺难度的同时，重复利用了采用一次光刻和刻蚀即形成的第一掩膜层，在未增加额外工艺成本的情况下，提高了形成的第二掺杂区的位置精确度。
[0030]进一步，本发明在第一区域、第二区域和第三区域衬底表面形成第一初始掩膜层，由于第一初始掩膜层具有抗反射作用，减小了曝光处理时发生的不必要的光反射，使得在第二区域第一初始掩膜层表面形成的第一光刻胶层的位置精确度高且具有良好的形貌，进一步使得以第一光刻胶层为掩膜层形成的第一掩膜层的位置精确度高，第二掩膜层完全覆盖第二区域且仅仅覆盖第二区域。
[0031]更进一步，第一掩膜层为第一下掩膜层和第一上掩膜层的叠层结构，第一下掩膜层的材料为交联型的旋涂碳，而第一上掩膜层不仅具有抗反射作用，还起到保护第一下掩膜层不受到破坏的作用，则在后续去除第一光刻胶层工艺完成后，第一下掩膜层仍具有良好的形貌以及较高的位置精确度；而第一下掩膜层占第一掩膜层的比重大(第一下掩膜层的厚度(1000埃至5000埃)比第一上掩膜层的厚度(200埃至2000埃))，使得第一掩膜层仍然完全的覆盖于第二区域，第一掩膜层仍具有较高的位置精确度，因此，将第一掩膜层作为形成第二掺杂区的部分掩膜，可进一步提高形成第二掺杂区的位置精确度，进一步提高半导体器件的可靠性和电学性能。
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