填充栅极材料的同时，会在所述介质层表面的凹槽 内形成导电层，从而造成相邻栅极间电导通现象（gatebridge)。
[0041] 为此，本发明提供了一种半导体器件的形成方法，可有效避免去除伪栅材料层上 的介质层后，在介质层表面形成面积较大的凹槽的缺陷。从而在后续形成栅极时，避免在所 述介质层的凹槽内形成导通相邻栅极的导电层，从而造成栅极间的电导通现象。
[0042] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0043] 图5至图11为本实施例提供的半导体器件的形成方法的结构示意图。
[0044] 先参考图5所示，本实施例提供的半导体器件的形成方法包括：
[0045] 提供半导体衬底100,在所述半导体衬底100上形成伪栅结构20,所述伪栅结构包 括伪栅材料层21。
[0046]本实施例中，在所述伪栅结构的伪栅材料层21上覆盖有硬掩模层22,在所述硬掩 模层22W及伪栅材料层21的侧壁形成有侧壁（图中未标示)。
[0047] 所述伪栅结构20的形成工艺包括；先采用CVD(化学气相沉积法）在所述半导体 衬底100上形成伪栅材料层，并在伪栅材料层上形成硬掩模层；之后在所述硬掩模层上涂 覆光刻胶，并经曝光显影等工艺后在光刻胶内形成光刻胶图案，并W所述光刻胶图案刻蚀 所述硬掩模层和伪栅材料层，形成伪栅结构20;之后在剩余的硬掩模层22和伪栅材料层21 的侧壁上形成侧墙。
[0048] 本实施例中，所述半导体衬底100可W为娃衬底，所述伪栅材料层21的材料可选 为多晶娃，所述硬掩模层22的材料可选为氮化娃。
[0049] 除本实施例外的其他实施例中，所述半导体衬底也可W是错、错娃、神化嫁衬底或 绝缘体上娃衬底；所述硬掩模层22的材料也可为碳化娃、碳氮化娃等。常见的半导体衬底、 伪栅材料，和硬掩模层均可在本发明中使用，其并不限定本发明的保护范围。
[0050] 之后，W所述伪栅结构20侧壁上的侧墙为掩模，向所述伪栅结构20两侧的半导体 衬底100内注入离子，形成栅极源区和漏区16。
[0051] 接着参考图6所示，在所述半导体衬底100上，形成介质层30,所述介质层30覆盖 所述伪栅结构20。
[0052] 本实施例中，所述介质层包括第一介质层31和位于所述第一介质层31上的第二 介质层32。
[0053] 本实施例中，所述第一介质层31和第二介质层32的材料均为氧化娃。但填充于 所述伪栅结构20之间的第一介质层31，相较于第一介质层31上的第二介质层32,其材质 更软，均匀性更佳，避免在相邻的伪栅结构之间形成过多空隙。本实施例中，第二介质层32 相较于第一介质层31，材质更硬，在后续平坦化工艺中，可有效增大工艺窗口。
[0054] 本实施例中，所述第一介质层31的形成工艺为次常压化学汽相沉积 (Sub-Atmospheric Qiemical Vapor D巧osition,简称SACVD),具体工艺包括：
[0055] 调整反应腔中温度为400~50(TC，气压为500~7(K)torr，向反应腔中通入 TE0S(正娃酸己醋）和〇3,在所述半导体衬底100上形成第一介质层。所述TE0S和〇3的 流量比为1:30~1:18,具体地，如所述TE0S的流量为600~350化/min,化的流量控制在 180(K)L/min左右。上述流量控制可获得软硬度适中，均匀性良好且密实性良好的氧化娃。
[0056] 本实施例中，所述第一介质层31覆盖所述伪栅结构20。
[0057] 之后，在所述第一介质层31上形成第二介质层32。本实施例中，所述第二介质层 32的形成工艺为SACVD，具体包括：
[0058] 调整反应腔中温度为350~50(TC，气压为500~7(K)torr，向反应腔中通入 TE0S(正娃酸己醋）和〇2,从而在所述第一介质层31上形成第二介质层32。相比于第一介 质层31，采用上述工艺形成的第二介质层32的硬度更好，在后续CMP工艺中，可有效增大工 艺窗口。
[0059] 本实施例中，所述第二介质层32的厚度为2000A~3000A。
[0060] 在形成所述介质层30后，采用平坦化工艺去除部分所述介质层30,露出伪栅结构 20的伪栅材料层22。
[0061] 本实施例中，图7至图10为去除所述伪栅结构20上的介质层30的工艺示意图。
[0062] 其中，图7和图8所示的为采用第一平坦化工艺去除部分所述介质层的示意图。所 述第一平坦化工艺包括：
[0063] 先参考图7所示，先采用浆料研磨工艺去除位于最上层的部分第二介质层32,直 至露出至少部分第一介质层31。
[0064] 所述浆料研磨工艺包括向介质层上方喷涂研磨浆料，并采用抛光垫W特定的速率 研磨所述介质层。期间，所述研磨浆料对于介质层具有腐蚀作用，配合抛光垫对于介质层的 研磨步骤，可高效去除所述介质层30,并在研磨工艺后，剩余的介质层具有良好的表面平整 度。
[0065] 浆料研磨工艺可有效提高CMP工艺的效率，且剩余的介质层表面具有良好的平整 度，但基于浆料对于介质层具有腐蚀作用，因而，难W控制抛光终点。
[0066] 本实施例中，在去除大部分的介质层后，露出至少部分所述第一介质层时，可停止 所述浆料研磨工艺，改为采用固定磨料（FixAbrasive)研磨步骤继续研磨所述介质层30， 所述FixAbrasive研磨的工艺包括：
[0067] 在抛光垫上贴附研磨贴，所述研磨贴中含有部分研磨剂，CMP过程中，向所述介质 层上喷涂适当的水，研磨贴中的研磨剂溶化，从而参与CMP工艺。Fix Abrasive研磨工艺不 会对介质层产生过量腐蚀，从而可很好地控制CMP工艺的研磨终点。
[0068] 在去除部分介质层30后，当剩余的部分介质层表面到伪栅结构20的伪栅材料层 21的距离为第一厚度时，停止所述FixAbrasive研磨步骤。
[0069] 结合参考图8所示，本实施例中，至露出所述硬掩模层22后，停止采用Fix Abrasive研磨工艺研磨介质层30。即本实施例中，所述第一厚度大于0小于等于硬掩模层 22的厚度。
[0070] 在除本实施例外的其他实施例中，完全可仅采用Fix Abrasive研磨步骤的CMP工 艺去除部分所述介质层，直至剩余的部分介质层表面到伪栅结构20的伪栅材料层21的距 离为第一厚度。上述简单的改变也在本发明的保护范围内，但相比与本实施例，上述经包括 Fix Abrasive研磨步骤的CMP工艺去除部分介质层的研磨速率较低。
[0071] 参考图9所示，本实施例中，在所述FixAbrasive研磨步骤后，在剩余的所述第一 介质层31上形成一层修复介质层33。
[0072] 结合参考图8和图9所示，本实施例中，在CMP工艺研磨至露出所述硬掩模层22 后，在第一介质层31的表面形成有面积较大的凹槽23。经分析，基于第一介质层31较软， 且FixAbrasive研磨的工艺对于第一介质层31的腐蚀力度较小，因而研磨后的介质层表 面平整度和均匀性较差，从而在第一介质层31的表面形成所述凹槽23。在后续栅极的形成 过程中，向半导体衬底内沉积栅极材料的同时，会在所述凹槽15巧n图4所示）内形成导电 层，所述导电层电连接相邻的栅极而出现栅极间的电导通现象（gatebridge)
[0073] 本实施例中，在所述第一介质层31上形成所述修复介质层33后，所述修复介质层 33可W填充所述凹槽23,且W所述修复介质层33和第一介质层31作为一整体介质层，可 有效提高伪栅结构上方的介质层表面的平整度。
[0074] 本实施例中，所述修复介质层33的