具有静电放电(esd)保护的半导体布置的制作方法
【技术领域】
[0001]本发明总体涉及集成电路，更具体地，涉及三维集成电路(3D 1C)。
【背景技术】
[0002]在电子器件中，三维集成电路(3D IC)是将两层或更多层的有源电子部件集成到单个电路中的器件。与其他电路一样，三维集成电路容易受到静电放电(ESD)事件的影响。静电放电事件是将能量传输至设备的突发并且无法预知的电压或电流。已知静电放电事件会使设备的可操作性比预期的差或者完全无法运行。
【发明内容】
[0003]根据本发明的一个方面,提供了一种半导体布置,包括:第一衬底、第二衬底、静电放电(ESD)焊盘和第一层间通孔。第一衬底包括:第一 PMOS器件；和第一 NMOS器件。第二衬底，包括:第一器件；和第二器件。静电放电(ESD)焊盘连接在第一器件和第二器件之间；以及第一层间通孔连接第一衬底和第二衬底。
[0004]优选地，第一 PMOS器件连接至第一器件，第一器件连接至第二器件，以及第二器件连接至第一 NMOS器件。
[0005]优选地，第一器件和第二器件中的至少一个是第二 PMOS器件、第二 NMOS器件、第一电阻器和第二电阻器中的至少一个。
[0006]优选地，第一器件是第二 PMOS器件，而第二器件是第二 NMOS器件。
[0007]优选地，第一器件是第一电阻器，而第二器件是第二电阻器。
[0008]优选地，该半导体布置包括:VDD电源，连接至第一 PMOS器件；以及VSS电源，连接至第一 NMOS器件。
[0009]优选地，该半导体布置包括:ESD器件，连接至ESD焊盘。
[0010]优选地，第一衬底和第二衬底为堆叠结构。
[0011]根据本发明的另一方面，提供了一种半导体布置，包括:第一衬底、第二衬底、静电放电(ESD)焊盘和第一层间通孔。其中，第一衬底包括:第一 PMOS器件；和第一器件。第二衬底，包括:第一NMOS器件；和第二器件。静电放电(ESD)焊盘连接在第一器件和第二器件之间；以及第一层间通孔连接第一衬底和第二衬底。
[0012]优选地，第一 PMOS器件连接至第一器件，第一器件连接至第二器件，以及第二器件连接至第一 NMOS器件。
[0013]优选地，第一器件和第二器件中的至少一个是第二 PMOS器件、第二 NMOS器件、第一电阻器和第二电阻器中的至少一个。
[0014]优选地，第一器件是第二 PMOS器件，而第二器件是第二 NMOS器件。
[0015]优选地，第一器件是第一电阻器，而第二器件是第二电阻器。
[0016]优选地，该半导体布置包括:VDD电源，连接至第一 PMOS器件；以及VSS电源，连接至第一 NMOS器件。
[0017]优选地，该半导体布置包括:ESD器件，连接至ESD焊盘。
[0018]优选地,第一衬底和第二衬底为堆叠结构。
[0019]根据本发明的又一方面,提供了一种半导体布置,包括:第一衬底、第二衬底、静电放电(ESD)焊盘、ESD器件、第一层间通孔和第二层间通孔。其中，第一衬底包括:第一 PMOS器件；和第一 NMOS器件。第二衬底，包括:第一器件；和第二器件。静电放电(ESD)焊盘连接在第一器件和第二器件之间。ESD器件连接至ESD焊盘。第一层间通孔位于第一 PMOS器件和第一器件之间。第二层间通孔位于第一 NMOS器件和第二器件之间。
[0020]优选地，第一器件和第二器件中的至少一个是第二 PMOS器件、第二 NMOS器件、第一电阻器和第二电阻器中的至少一个。
[0021]优选地，VDD电源连接至第一 PMOS器件，第一 PMOS器件连接至第一器件，第一器件连接至第二器件，第二器件连接至第一 NMOS器件，以及第一 NMOS器件连接至VSS电源。
[0022]优选地，第一衬底和第二衬底为堆叠结构。
【附图说明】
[0023]当结合附图进行阅读时，通过以下的详细说明理解本发明的各个方面。应该理解，附图的元件和/或结构不必按照比例绘制。因此，为了清楚地进行讨论，各种部件的尺寸可以任意地增大和/或减少。
[0024]图1是根据一些实施例的半导体布置的截面图；
[0025]图2是根据一些实施例的半导体布置的截面图；
[0026]图3是根据一些实施例的半导体布置的电路图；
[0027]图4是根据一些实施例的半导体布置的截面图；
[0028]图5是根据一些实施例的半导体布置的截面图；以及
[0029]图6是根据一些实施例的半导体布置的电路图；
【具体实施方式】
[0030]现在将参考附图对要求保护的主题进行描述，其中，类似的附图标记通常自始至终表示类似的元件。在下面的描述中，为了解释的目的，阐述了大量的具体细节，以便理解要求保护的主题。然而，显然，没有这些具体细节也可以实现要求保护的主题。在其他示例中，为了便于描述要求保护的主题，以框图的形式示出了结构和设备。
[0031]本发明提供了包含一个或多个半导体器件的一种或多种半导体布置。在一些实施例中，半导体布置包括静电放电(ESD)器件。在一些实施例中，半导体布置形成三维集成电路(3D IC)、2.5维集成电路(2.5D IC)和单片集成电路中的至少一种。
[0032]现在转向图1，提供了根据一些实施例的第一半导体布置100的截面图。在一些实施例中，第一半导体布置100包括第一衬底102和第二衬底104中的至少一个。在一些实施例中，第一衬底102和第二衬底104中的至少一个是晶圆。在一些实施例中，第二衬底104堆叠于第一衬底102上方。在一些实施例中，第一衬底102和第二衬底104中的至少一个包含硅、锗、硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟中的至少一种。在一些实施例中，第一衬底102和第二衬底104中的至少一个是绝缘体上硅(SOI)衬底。在一些实施例中，使用注氧隔离(SIMOX)和晶圆接合中的至少一种来制造SOI衬底。
[0033]在一些实施例中，第一衬底102和第二衬底104中的至少一个包括第一有源区106、第二有源区108、第三有源区110和第四有源区112中的至少一个。在一些实施例中，第一有源区106和第四有源区112中的至少一个位于第一衬底102上，而第二有源区108和第三有源区110中的至少一个位于第二衬底104上。在一些实施例中，有源区106、108、110和112中的至少一个包括掺杂区、掩埋层和外延层中的至少一个。在一些实施例中，掺杂区包括P型阱和N型阱中的至少一个。在一些实施例中，掺杂区掺杂有P型掺杂剂(例如，硼或BF2)和N型掺杂剂(例如，磷或砷)中的至少一种。
[0034]在一些实施例中，有源区106、108、110和112中的至少一个被配置为如图3所示的第一 P型金属氧化物半导体(PMOS)器件146、第二 PMOS器件148、第一 N型金属氧化物半导体(NMOS)器件150以及第二 NMOS器件152中的至少一种。在一些实施例中，第一有源区106和第二有源区108中的至少一个是第一 PMOS器件146和第二 PMOS器件148中的至少一个，而第三有源区110和第四有源区112中的至少一个是第一 NMOS器件150和第二NMOS器件152中的至少一个。
[0035]在一些实施例中，第一半导体布置100包括源极/漏极(S/D)区114a至114h。在一些实施例中，当S/D区114b、114d、114f和114h是漏极区时，S/D区114a、114c、114e和114g是源极区。在一些实施例中，当S/D区114b、114d、114f和114h是源极区时，S/D区114a、114c、114e和114g是漏极区。在一些实施例中，S/D区114a和114b位于第一有源区106中，S/D区114c和114d位于第二有源区108中，S/D区114e和114f位于第三有源区110中，以及S/D区114g和114h位于第四有源区112中。在一些实施例中，S/D区114a至114h是第一 PMOS器件146、第二 PMOS器件148、第一 NMOS器件150和第二 NMOS器件152中的至少一个的一部分。在一些实施例中,通过注入和外延(epi)生长中的至少一种方法来形成S/D区。在一些实施例中，外延生长包括汽相外延(VPE)、超高真空CVD(UHV-CVD)和分子束外延中的至少一种。
[0036]在一些实施例中，第一半导体布置100包括栅极结构122a至122d中中的至少一个。在一些实施例中，栅极结构122a和122d中的至少一个形成在第一衬底102的第一上表面123上方，而栅极结构122b和122c中的至少一个形成在第二衬底104的第二上表面125上方。
[0037]在一些实施例中，栅极结构122a至122d包括栅极介电层、侧壁间隔件和栅电极层中的至少一个。在一些实施例中，栅极介电层包括氧化硅、氮化硅、氮氧化硅和高K介电材料中的至少一种。在一些实施例中，侧壁间隔件包括氮化硅、氧化硅、碳化硅和氮氧化硅中的至少一种。在一些实施例中，栅电极层包括多晶硅、Al、Cu、W、T1、Ta、TiN, TiAUTiAlN,TaN、NiSi和CoSi中的至少一种。在一些实施例中，通过原子层沉积(ALD)、化学汽相沉积、物理汽相沉积(PVD)或热氧化工艺中的至少一种方法来形成栅极结构122a至122d。
[0038]在一些实施例中，第一半导体布置100包括源极/漏极(S/D)接触件124a至124h。在一些实施例中，S/D接触件124a至124h接触S/D区114