半导体装置的制造方法
【技术领域】
[0001]本发明涉及半导体装置。特别涉及用于半导体装置的电阻电路。
【背景技术】
[0002]在半导体装置或者半导体集成电路中使用的电阻，有对单晶硅半导体衬底注入半导体衬底和相反导电型的杂质的扩散电阻、由注入杂质的多晶硅构成的多晶硅电阻等。
[0003]图2(a)是将现有的由多晶硅构成的电阻元件在平面上排列的电阻电路的平面图，图2 (b)表示沿着图2 Ca)的A — A’的截面图。
[0004]在构成电阻元件的多晶硅膜形成高浓度杂质区域6及低浓度杂质区域7。电阻元件的电阻值取决于由成为高电阻的低浓度杂质区域7的杂质浓度决定的电阻率及其长度、宽度，高浓度杂质区域6用于取得与金属布线的欧姆连接。
[0005]在电阻元件上形成中间绝缘膜8，经由接触孔9用金属布线10进行各个电阻元件的电连接。再者半导体集成电路所使用的电阻电路经由金属布线将图2的电阻元件多个串联或并联连接而例如图3那样形成在同一基板表面。
[0006]形成在电阻元件上的中间绝缘膜8，包含硼或磷，经过8500C以上的热处理来平坦化，减轻半导体集成电路内的膜图案造成的高低阶梯差。而且，在形成金属布线之后，在其上作为保护膜设置硅氮化膜等的膜11。
[0007]构成该电阻电路的电阻元件，使宽度、长度等的平面形状全部相同地布局。由此使各个电阻元件同等地接受决定形状的蚀刻加工过程时的形状偏差，能够将电阻元件彼此的电阻比率保持一定。
[0008]此时，要按照电阻电路的要求改变电阻元件的电阻值及电阻元件间的比率时，通过如图3那样将同一形状的电阻元件并联或串联接线来实现。在此为了实现图3的具有4R、2R、1R、1/2R (R为I个电阻元件的电阻值)的电阻值的电阻电路，分别这样接线，即串联连接4个电阻元件、串联连接2个电阻元件、I个电阻元件、并联连接2个电阻元件，通过由多个电阻元件构成的电阻群201?204调整电阻值并构成电阻电路，兼顾期望的电阻比率及其电阻比率的高精度化。
[0009]另外为了电阻值的高精度化，除了使加工形状均匀以外，需要谋求降低周围电压的影响和其稳定化。原因在于多晶硅薄膜为半导体，因此由周围的电位引起耗尽/蓄积现象并且电阻值发生变化。其解决方案也加入在图2中。
[0010]首先图2(a)中，在电阻电路的各电阻群之上形成金属布线，通过施加一定的电压，使电阻元件的周围的电压稳定，使电阻元件的耗尽/蓄积的程度固定在恒定值上。另外如图2 (b)所示电阻元件上的金属布线经由中间绝缘膜8以覆盖电阻元件的方式形成在各个电阻群上。
[0011]接着该电阻元件上的金属布线的电位供给来自各电阻群的一个端子的电位，从而施加接近该电阻群所具有电位的电位并将周围电压的影响最小化、将耗尽/蓄积的程度最小化。
[0012]另一方面，该图中在电阻群的下侧、半导体衬底内未采取特别的措施，但是也有在此按每个电阻群在下侧形成阱区、多晶硅电极并从各电阻群的一个端子供给该电位这样的方法。该方法向电阻电路施加的电压越大，精度维持效果就越高(例如，参照专利文献I )。
[0013]现有技术文献专利文献
专利文献1:日本特开平09 - 321229号公报。
【发明内容】
[0014]发明要解决的课题
关于现有的半导体装置中的电阻元件的制成，存在如下课题。
[0015]形成在由多晶硅构成的电阻元件上的金属布线，具有固有的线膨胀系数和取决于形成温度的膜应力。因此，在按每个电阻群形成金属布线的情况下对应于该面积的应力施加到下方的电阻群，因压电电阻效应而多晶硅电阻值变化，结果各个电阻群的电阻值会偏离期望的设计值，并且会损害电阻电路的电阻比的平衡。
[0016]该应力因金属的种类而变化，如果采用如高熔点金属这样的受热而容易收缩的膜，则上述影响变得显著。
[0017]因此，存在按每个电阻群形成不同的金属膜的现有的电阻电路难以将电阻比高精度化的问题。
[0018]用于解决课题的方案
本发明为了解决上述课题，采用如下方案。即，
一种半导体装置，其中包括:半导体衬底；第I绝缘膜，由形成在半导体衬底上的硅氧化膜构成；多个电阻元件，由形成在第I绝缘膜上的多晶硅薄膜构成，具有低浓度杂质区域和高浓度杂质区域；第2绝缘膜，由形成在该电阻元件上的硅氧化膜构成；多个金属布线，以覆盖多个电阻元件的低浓度杂质区域的方式形成，使其一端与所述多个电阻元件的一端电连接；以及第3绝缘膜，在电阻元件与第2绝缘膜之间形成在比所述多个金属布线更宽广的区域，具有比所述多个金属布线更高的压缩或拉伸应力。
[0019]进而半导体装置在第I绝缘膜与电阻元件之间也包括具有比金属布线更高的压缩或拉伸应力第3绝缘膜。
[0020]另外半导体装置包括具有其应力值为500MPa以上的压缩或拉伸应力的第3绝缘膜。
[0021]进而半导体装置中该第3绝缘膜由SiC、S1N, SiCN构成。
[0022]进而半导体装置中使该第3绝缘膜为用减压CVD法形成的硅氮化膜。
[0023]进而半导体装置中使由该第3硅氮化膜构成的绝缘膜的厚度为0.15 μπι以上。
[0024]发明效果
依据本发明，能够提供不受金属布线的应力影响的、内置高精度的电阻元件的半导体集成电路。
【附图说明】
[0025]图1是示出本发明的第I实施例的电阻电路的示意平面图及示意截面图； 图2是示出现有的电阻电路的示意平面图及示意截面图；
图3是电阻电路的电路图的一个例子；
图4是示出本发明的第2实施例的电阻电路的示意平面图及示意截面图；
图5是用于制成本发明的第I实施例的电阻电路的工序流程截面图；
图6是接着图5的、用于制成本发明的第I实施例的电阻电路的工序流程截面图；
图7是用于制成本发明的第2实施例的电阻电路的工序流程截面图；
图8是接着图7的、用于制成本发明的第2实施例的电阻电路的工序流程截面图。
【具体实施方式】
[0026]以下，基于附图，对本发明的实施方式进行说明。图1 (a)是在平面并排成为本发明的由多晶硅构成的半导体装置的电阻元件的电阻电路的平面图，图1 (b)表示沿着图1Ca)的B — B’的截面图。
[0027]构成该电阻电路的电阻元件的电气接线如图3的电路图所示。例如，在端子101与端子102之间串联连接有4个电阻元件。
[0028]构成该电阻电路的电阻元件，如图1 (b)所示，由半导体衬底I上的、沉积在平坦且厚的氧化膜2上的多晶硅膜形成，但是其上进一步以充分覆盖电阻元件的上表面及侧面的方式沉积高应力绝缘膜12。
[0029]在构成电阻元件的多晶硅形成高浓度杂质区域6及低浓度杂质区域7，以成为高电阻的低浓度杂质区域7的杂质浓度及其长度、宽度的尺寸决定电阻元件的电阻值，高浓度杂质区域6用于取得与金属布线10的欧姆连接，这与现有技术同样。
[0030]在电阻元件及绝缘膜12上形成中间绝缘膜8，经由接触孔9用金属布线10进行电连接。此时虽然未图示该接触孔，但贯通中间绝缘膜8及电阻元件上的高应力绝缘膜12这两者，并达到构成电阻元件的多晶硅，从而取得电连接。
[0031]金属布线10的一部分相对于由多个电阻兀件构成的多个电阻群201?204，以覆盖决定电阻元件的电阻值的低浓度杂质区域7上的方式分别形成，通过与电阻群附近的端子连接，使电阻元件周围的电压稳定，并使电阻元件的电阻比高精度化，这也与现有技术同样。
[0032]此外，在构成该金属布线的膜为含有Si的Al - Si的情况下，虽然也依赖于形成方法，但有来自于形成温度和线膨胀系数等的膜应力，该值一般为10MPa左右。该应力经由中间绝缘膜8，使影响达到下方的电阻群，并根据压电电阻效应引起电阻值变动。因此如上所述按每个电阻群以不同面积形成金属布线，因此应力值根据该面积而改变，导致电阻群的电阻比从既定设计值偏移、电阻电路精度恶化。
[0033]进而，如果是精细加工，则一般在Al类布线的基底层叠具有势皇效应的例如Ti类等的高熔点金属膜，但是该高熔点金属因其后的热处理而收缩，根据条件也具有200?500MPa左右的膜应力。在此情况下之前的压电电阻效应更加强烈，以使各个电阻群的电阻比的偏差更加变大的方式作用，会引