半导体集成电路装置以及使用该装置的电子设备的制造方法
【技术领域】
[0001]本发明一般涉及一种半导体集成电路装置(IC)，特别涉及一种内置了具有容限功能的输出缓冲电路的半导体集成电路装置。而且，本发明还涉及应用了这种半导体集成电路装置的电子设备等。
【背景技术】
[0002]容限功能是指，即使与电源电压相比较高的电压从外部被施加于信号端子上，也不会有电流从信号端子朝向电源流通的功能。例如，在半导体集成电路装置中，在向与输入电路以及输出缓冲电路连接的输入输出端子输入具有与电源电压相比较高的电压的信号时，在信号被施加于P沟道MOS场效应晶体管的漏极的输出缓冲电路中，需要避免电流从漏极经由背栅极而流向电源。
[0003]此外，在半导体集成电路装置中，为了防止由ESD(Electro-Static Discharge:静电放电)造成的内部电路的破坏，一般情况下会在信号端子与电源端子之间，将保护用的二极管连接于与电压的朝向相反的方向上。然而，在具有容限功能的输出缓冲电路中，无法在被施加有与高电位侧的电源电位相比较高的电位的信号端子与高电位侧的电源端子之间连接保护用的二极管。
[0004]因此，在具有容限功能的现有的输出缓冲电路中，在因静电放电而有正电荷被施加于信号端子上的情况下，被连接于信号端子与低电位侧的电源端子之间的保护用的二极管被击穿而流有反向电流，从而正电荷向低电位侧的电源端子被放出。因此，由于作为保护用的二极管而需要对由击穿时的浪涌电流所产生的发热耐受的较大的二极管，因此半导体基板的面积增加，导致半导体集成电路装置的成本上升。
[0005]作为相关技术，在专利文献I中公开了一种无需进行特殊调谐，减少工艺工序以及开发期间，并能够缩小尺寸的具有静电放电(ESD)保护电路的半导体装置。该半导体装置具有:输入输出衬垫101 ;电源电压节点VDE，其被供给电源电压；基准电位节点GND，其被供给基准电位；第一二极管131，其阳极与输入输出衬垫101连接，阴极与第一节点BP连接；电位控制电路103，其与输入输出衬垫101以及电源电压节点VDE连接，当在输入输出衬垫101上输入有与电源电压相比较低的电压时，以使第一节点BP成为电源电压的方式进行控制；触发电路109，当在输入输出衬垫101上输入有静电时输出静电导通信号；静电放电浪涌通道电路108，其在静电导通信号被输出时，使静电放电电流在第一节点BP以及基准电位节点GND之间流通。
[0006]在专利文献I的半导体装置中，输出缓冲器110的P沟道MOS场效应晶体管121的背栅极与ESD保护电路106的第一节点BP连接，而不是与电源电压节点VDE连接。因此，即使与电源电压相比较高的电压被施加于输入输出衬垫101上，也不会有电流从输出衬垫101向电源电压节点VDE流通，从而电压从输入输出衬垫101经由第一二极管131或P沟道MOS场效应晶体管112而被施加于晶体管121的背栅极上。然而，在半导体装置中设置有多个输入输出衬垫的情况下，为了对与这些输入输出衬垫连接的P沟道MOS场效应晶体管的背栅极的电位进行分离，每个输入输出衬垫均需要ESD保护电路。
[0007]此外，在专利文献2中公开了一种半导体装置，其目的在于，在不增大芯片面积或不使内部电路的布局设计繁杂的条件下，提高电源端子与接地端子之间的静电破坏耐受量。该半导体装置具有:多个金属端子，其被设置于半导体基板上；第一共用放电线，其与上述多个金属端子中的至少一部分金属端子中的各个金属端子共同连接；第二共用放电线，其与相同的一部分金属端子中的各个金属端子共同连接；第一静电保护元件，其以与上述多个金属端子之中的至少一部分电源端子以及接地端子相对应的方式被设置，且用于将该电源端子以及接地端子分别与上述第一共用放电线连接从而从静电破坏中保护内部电路；第二静电保护元件，其以与至少一部分电源端子以及接地端子相对应的方式被设置，且用于将该电源端子以及接地端子分别与上述第二共用放电线连接从而从静电破坏中保护内部电路。
[0008]而且，在专利文献3中公开了在具有电源系统被分离的多个电路块的半导体装置中提高相对于静电的耐受性的内容。该半导体装置具备:电源系统被分离的多个电路块；第一组二极管，其具有与多个电路块的接地电位线分别连接的阳极；第二组二极管，其具有与多个电路块的接地电位线分别连接的阴极；共用放电线，其处于浮置状态，并与第一组二极管的阴极以及第二组二极管的阳极连接。
[0009]虽然专利文献2以及专利文献3公开了一个或多个共用放电线，但并未提出在内置了具有容限功能的输出缓冲电路的半导体集成电路装置中，对于信号端子的静电放电保护对策。
[0010]专利文献1:日本特许第5082841号公报(0014-0015段、图1)
[0011]专利文献2:日本特开平10-214940公报(0011-0012段、图1)
[0012]专利文献3:日本特开2010-80472号公报(0017 — 0018段、图1)
【发明内容】
[0013]在内置了具有容限功能的输出缓冲电路的半导体集成电路装置中，由于无法在信号端子与高电位侧的电源端子之间连接保护用的二极管，因此需要对信号端子实施特别的静电放电保护措施。因此，鉴于上述要点，本发明的第一目的在于，在内置了具有容限功能的输出缓冲电路的半导体集成电路装置中，通过使保护用的二极管中只流有正向电流，从而无需采用对由击穿时的浪涌电流所产生的发热耐受的较大的保护二极管，进而抑制半导体基板的面积增加与半导体集成电路装置的成本上升。此外，本发明的第二目的在于，即使在设置有与多个信号端子分别连接的多个输出缓冲电路的情况下，也不会引起多个输出缓冲电路间的干涉，并通过简单的电路结构而从静电放电中保护内部电路。
[0014]为了解决以上的课题，本发明的一个观点所涉及的半导体集成电路装置具备:第一电源端子，其被供给高电位侧的电源电位；第二电源端子，其被供给低电位侧的电源电位；信号端子，其至少被用于输出信号；输出缓冲电路，其包括被连接于第一电源端子与信号端子之间的P沟道晶体管，以及被连接于信号端子与第二电源端子之间的N沟道晶体管；电位控制电路，其根据信号端子的电位而从第一电源端子或信号端子向P沟道晶体管的背栅极供给电位；第一保护二极管，其具有与信号端子连接的阳极；共用放电线，其与第一保护二极管的阴极连接；静电放电保护电路，其被连接于共用放电线与第二电源端子之间；第二保护二极管，其具有与第二电源端子连接的阳极以及与信号端子连接的阴极。
[0015]根据本发明的一个观点，由于因静电放电而被施加于信号端子上的正的电荷经由第一保护二极管、共用放电线以及静电放电保护电路而向第二电源端子被放出，并且因静电放电而被施加于信号端子上的负的电荷经由第二保护二极管而向第二电源端子被放出，因此能够使保护二极管中仅流有正向电流。因此，无需采用对由击穿时的浪涌电流所产生的发热耐受的较大的保护二极管，从而能够抑制半导体基板的面积增加与半导体集成电路装置的成本上升。
[0016]此外，由于输出缓冲电路的P沟道晶体管的背栅极与共用放电线分离，因此即使在设置有与多个信号端子分别连接的多个输出缓冲电路的情况下，也能够不引起多个输出缓冲电路间的干涉，并通过一个静电放电保护电路从静电放电中保护内部电路。
[0017]该半导体集成电路装置也可以采用如下方式，S卩，还具备二极管，所述二极管具有与第一电源端子连接的阳极以及与共用放电线连接的阴极，并根据高电位侧的电源电位而向共用放电线施加电位。在该情况下，在通常工作时，由于共用放电线的电位被固定为与高电位侧的电源电位相比低出二极管的正向电压的电位，因此能够防止电流从信号端子经由第一保护二极管而流向共用放电线的情况。
[0018]此外，优选为，与低电位侧的电源电位相比较高的电位被施加于共用放电线时的静电放电保护电路的触发电压，小于第二保护二极管的反向耐压。在该情况下，在因静电放电而有正电荷被施加于信号端子上时，能够在不使第二保护