099] 放大器路径能够连接到组合器，以组合在放大器路径中产生的功率，从而形成总 功率。为此可使用相对简单的组合器，所述组合器制造起来更便宜，但就输入信号的相位、 幅度和频率而言要求严格。以这种方式，功率转换器能够以尤其紧凑的结构和符合成本效 益的方式构造。
[0100] 用于组合在放大器路径中产生的功率的组合器能够设计为没有针对不等强度和/ 或相位的输入信号的补偿阻抗。这种组合器尤其节省能量且符合成本效益。而且，这种类 型的组合器能够以非常紧凑的方式和少的组件构造。
[0101] 放大器路径可包括LDMOS技术晶体管。LDMOS指代"横向扩散金属氧化物半导体"。 这些MOSFET至今主要在GHz范围中使用。在范围低于200MHz中使用这些晶体管至今是未 知的。在用于产生能够提供到等离子体处理的功率的放大器中的情况下，已经惊奇地示出， 这些LDMOS技术晶体管比相应的传统MOSFET工作得显著更可靠。这可能是由于非常高的 电流额定负载。在对多个放大器路径且在3. 4MHz、13MHz、27MHz、40MHz以及162MHz的频 率下的实验中，这些晶体管类型已经示出尤其高的可靠性。与传统MOSFET比较，这些晶体 管类型的其他优点包括，同样的晶体管能够用于指定频率（3. 4MHZ、13MHz、27MHZ、40MHz和 162MHz)。这意味着，在数十年间能够在范围从1MHz到200MHz范围内使用的放大器系统和 功率供送系统现在能够以非常类似或甚至同样的布局技术构建。这些频率经常在等离子体 处理和气体激光激发器中使用。频率能够通过简单地改变DAC的控制而设置，幅度能够通 过改变在数字存储器中或参考表（查找表）中的值而设置。当在等离子体处理中以这些频 率操作时，传统MOSFET经常在过多提供到等离子体处理的功率被反射的情况下出现问题。 因此，功率产生必须经常被限制，以保证反射功率不升到临界等级以上。以这种方式，等离 子体处理不能一直在理想的功率范围中安全地点燃或操作。而且，还可提供复杂可控的阻 抗调整电路和组合器以解决这些缺点。如果必须会有重要的反射功率，例如，在提供等离子 体处理的情况下，LDMOS晶体管的使用就是尤其有利的。LDMOS晶体管结合上述组合器的优 点是，高得多的功率反射能够从晶体管吸收。因此，对在功率供送系统和负载之间连接的附 加阻抗匹配网络的要求被降低，并且就这些阻抗匹配网络而言能够节省用于器件和控制的 成本。
[0102] 控制电路可以被设计为与放大器路径的DAC连接的FPGA，或可以被集成到放大器 路径的DAC中。被设计成FPGA的控制电路可尤其非常快地工作。FPDA可以通过数字信号 处理器（DSP)来控制。这也会产生特别快速的信号处理和相应的对等离子体腔室中的电弧 检测的快速反应。FPGA可以包括电弧管理电路。
[0103] 功率转换器可产生频率大于1MHz的高频功率，且从DAC供送至放大器路径的模拟 信号可以是该频率下的信号。
[0104] 本发明的其他特征和优点在以下对参考附图的示例性实施方式的描述中呈现，所 述附图示出对本发明和权利要求基本的细节。这些特征中的每个能够以其本身实现或在本 发明的一个变型内以一起的任意组合实现。
【附图说明】
[0105] 本发明的一个优选实施方式在附图中示意性地示出，且将在下面参照附图更详细 地描述，附图示出了 ：
[0106] 图1是带有功率供送系统的等离子体系统的高度示意性视图；
[0107] 图2是功率供送系统的框图；
[0108] 图3是DDS器件的框图；
[0109] 图4是示出了参考信号的曲线的图，该参考信号例如可生成用于检测电弧；
[0110] 图5是功率供送系统的框图。
【具体实施方式】
[0111] 图1示出了包括功率供送系统2的等离子体系统1。功率供送系统2进而包括能 够连接到供压网络4的功率转换器3。在功率转换器3的输出处产生的功率经由阻抗匹配 网络5供送至等离子体腔室6,在所述等离子体腔室6中产生等离子体，等离子体加工过程 借助于所述功率在等离子体腔室6中实施。尤其地，工件能够被蚀刻或材料层能够施加到 基底。
[0112] 图2以高度示意的示图示出了功率供送系统20。功率供送系统20包括产生输出 功率的功率转换器30,输出功率能够提供到负载，例如，等离子体处理或激光激发器。多个 放大器路径31-36设置在功率转换器30中。放大器路径31-36基本相同地构造。因此，下 文将仅描述放大器路径31。放大器路径31-36包括适于放大模拟信号的多个放大器37、38。 在放大器路径31-36的端部处相应地设置各具有至少一个LDMOS晶体管的放大器39,所述 放大器39的输出直接地或例如经由阻抗匹配元件和/或滤波器间接连接到组合器40。尤 其地，所有放大器路径31-36的所有输出尤其以同样的方式连接到组合器40。由放大器路 径31-36供送的各个功率由组合器40耦合以形成总功率。
[0113] 放大器路径31-36基本相同地构造并非必然意味着它们提供相同的放大率。电路 构造过程中的器件差异和公差能够导致在放大器路径31-36上利用同样输入信号产生的 高频功率信号的相位和/或幅度的巨大差异。
[0114] 相应地，带相应的逻辑电路单元42的DAC41安装在每个放大器路径31-36的上 游。尤其地，来自逻辑电路单元42的数字值序列被供送到DAC41，DAC41由所述数字值序列 产生模拟输出信号，所述模拟输出信号可选地在通过可选的滤波器55滤波之后供送到放 大器路径31-36。DAC41和逻辑电路单元42能够集成到所谓直接数字频率合成模块（DDS 器件）43、也称为直接数字频率合成器中。放大器路径31-36中的每个对应专用DDS器件 43和相应的DAC41以及逻辑电路单元42。
[0115] 以图3中的DDS器件43作为示例来描述。
[0116] 在此，逻辑电路单元42包括：
[0117] 1.信号数据存储器61，用于产生模拟信号形式的信号数据值存储在所述信号数 据存储器61中；
[0118] 2.幅度数据存储器62,用于影响模拟信号幅度的幅度数据值存储在所述幅度数 据存储器62中；
[0119] 3.倍增器63,其用于使信号数据值乘以幅度数据值；以及
[0120] 4.计数器64,其确保信号数据值以预定间隔从信号数据存储器61读出且提供到 倍增器。
[0121] 信号数据存储器61以及幅度数据存储器62能够被设计为所谓的查找表（LUT)。
[0122] 而且，DAC41提供参考信号输入部44,参考信号输入部44位于控制电路45下游， 以产生参考信号。控制电路45能够以待描述的数字逻辑电路（可编程逻辑器件，PLD)46实 现。数字逻辑电路能够被设计为现场可编程（逻辑）门阵列（FieldProgrammableLogic GateArray，FPGA)。控制电路45也可被设计为FPGA或作为FPGA的器件。
[0123] 在参考信号输入部44处产生的参考信号可影响输出信号（S卩，DAC41产生的模 拟信号）。数字逻辑电路46 (其尤其也包括实施为查找表（LUT)的存储器47)位于DDS器 件43的上游。能够从存储器47写到幅度数据存储器62的幅度数据值能够存储在存储器 47中。用于相位校正的数据也能够被存储。存储在存储器47中的值用于补偿放大器路径 31-36中的或下游组合器40中的差异。所述值能够传递到逻辑电路单元42,尤其是幅度 数据存储器62。数字逻辑电路46由经由数据总线50连接到系统控制器49的数字处理器 (尤其是数字信号处理器OSP) 48)控制。
[0124] 数字处理器（尤其数字信号处理器（DSP)48)、存储器47和逻辑电路单元42能够 实现成逻辑模块58。逻辑模块58能够实施为数字逻辑电路PLD，尤其是FPGA58。如果DAC 41也被集成，则实现了紧凑的逻辑模块57。数字处理器（尤其是DSP48)、存储器47、DDS 器件43、以及DAC41、和滤波器55、和第一放大器37能够在印刷电路板56上实现。同样的 印刷电路板56能够用于具有不同容量、不同频率以及不同负载（激光、等离子体，等等）的 多个不同功率供送系统。
[0125] 组合器40的输出功率经由定向耦合器51提供到负载，例如等离子体处理。发射 的功率和从负载反射的功率能够由定向耦合器51记录。测量信号处理通过连接到定向耦 合器51的测量装置52实施。测量装置52继而连接到系统控制器49。因此，可借助于系统 控制器49,基于所记录的输出功率和所记录的反射功率来确定将从组合器40产生的输出 功率。对应于本说明书，系统控制器49能够控制DSP48,并且继而DSP48能够控制数字逻 辑电路46。
[0126] 能够在测量装置中实现电弧检测。为了实现对电弧的快速响应，电弧检测装置 (即，测量装置）能够直接连接到DAC41 (尤其DAC41的参考信号输入部44)或控制电路 45 〇
[0127] 包含幅度信息和相位信息、以及可选地频率信息在内的数字值存储在存储器47 中，使得具有特定幅度、频率和相位的模拟信号能够在DAC41的输出处产生。因此，可以将 各个放大器路径31-36的输出信号与彼此匹配，使得输出信号能够在组合器40中耦合，以 尤其用于提高输出功率。尤其地，非常简单的组合器40能够以这个方式使用而没有产生损 失的均衡阻抗，并且保持小的功率损失。
[0128] 因为根据本发明的产