半导体结构及其形成方法
【技术领域】
[0001]本发明涉及半导体技术领域，特别涉及一种半导体结构及其形成方法。
【背景技术】
[0002]现有的集成电路以及半导体制造领域内，晶体管是构成半导体器件的一种基本元件之一，因此被广泛应用。随着集成电路的集成化，以及半导体器件的微型化，晶体管的性能对于集成电路的影响越发显著。在影响晶体管性能的因素中，晶体管与金属插塞之间的寄生电容会对晶体管的性能产生较大的影响。
[0003]晶体管的栅极采用多晶硅或金属等导电材料制成，而位于晶体管的源极和漏极表面会形成金属插塞，作为连接晶体管的互连结构，所述栅极与金属插塞之间填充有绝缘介质材料，所述绝缘介质材料包括层间介质材料，以及位于栅极两侧的侧墙。所述栅极、绝缘介质材料以及金属插塞构成寄生电容，影响晶体管的性能。
[0004]随着芯片集成度的提高，半导体器件尺寸缩小，栅极与金属插塞之间的距离也随之下降，导致栅极与金属插塞之间的寄生电容变大，对晶体管的性能影响更大，导致芯片的运行速率下降。
【发明内容】
[0005]本发明解决的问题是提供一种半导体结构及其形成办法，降低晶体管的寄生电容，提闻晶体管的性能。
[0006]为解决上述问题，本发明提供一种半导体结构的形成方法，包括:提供半导体衬底；在所述半导体衬底上形成具有开口的掩膜层，所述开口暴露出部分半导体衬底的表面；在所述掩膜层的侧壁表面形成牺牲侧墙；在所述开口内形成栅极结构，所述栅极结构表面与牺牲侧墙的表面齐平；去除所述掩膜层，在所述栅极结构两侧的半导体衬底内形成源极和漏极；在所述半导体衬底表面形成第一介质层，所述第一介质层的表面与牺牲侧墙的顶面齐平，暴露出牺牲侧墙的顶部表面；去除所述牺牲侧墙，形成空腔。
[0007]可选的，所述牺牲侧墙的形成方法包括:在所述开口内壁表面以及掩膜层表面形成侧墙材料层；刻蚀所述侧墙材料层，去除位于掩膜层表面以及开口底部的侧墙材料层，形成位于开口侧壁表面的牺牲侧墙，所述牺牲侧墙的顶部宽度小于底部宽度。
[0008]可选的，所述牺牲侧墙材料与掩膜层材料不同。
[0009]可选的，所述牺牲侧墙内具有N型或P型掺杂离子。
[0010]可选的，所述惨杂离子的浓度为lE20atom/cm3?5E22atom/cm3。
[0011]可选的，所述掩膜层材料为氧化硅、牺牲侧墙的材料为碳化硅。
[0012]可选的，还包括:形成牺牲侧墙后，进行退火处理，使所述牺牲侧墙内的掺杂离子扩散进入半导体衬底内，形成轻掺杂区。
[0013]可选的，所述退火处理的温度为900°C?1000°C，退火时间为I分钟?100分钟。
[0014]可选的，还包括:在所述牺牲侧墙侧壁表面形成保护层。
[0015]可选的，所述保护层的材料为氧化硅或氮化硅。
[0016]可选的，所述保护层的厚度为5nm?lOOnm。
[0017]可选的，所述栅极结构、源极和漏极的形成方法包括:在所述开口底部的半导体衬底表面形成界面层以及位于所述界面层表面填充满所述开口的伪栅极，所述伪栅极的表面与牺牲侧墙的顶部表面齐平；刻蚀去除部分厚度的伪栅极；在伪栅极表面形成覆盖层，所述覆盖层的表面与牺牲侧墙的顶部表面齐平；去除掩膜层之后，以所述覆盖层和牺牲侧墙为掩膜，对所述伪栅极两侧的半导体衬底内进行离子注入，形成源极和漏极；再在所述半导体衬底表面形成第一介质层，所述第一介质层的表面与牺牲侧墙的顶部表面齐平；去除所述覆盖层和伪栅极，形成凹槽；在所述凹槽内形成栅极结构，所述栅极结构包括位于凹槽内壁表面的栅介质层、位于所述栅介质层上填充满所述凹槽的栅极。
[0018]可选的，还包括:在所述源极和漏极表面形成金属硅化物层之后，再形成所述第一介质层。
[0019]可选的，所述栅极结构内还包括位于栅介质层和栅极层之间的盖帽层。
[0020]可选的，待形成半导体结构为NMOS晶体管，则所述盖帽层的材料为氧化镧；待形成半导体结构为PMOS晶体管，则所述盖帽层的材料为氧化铝。
[0021]可选的，所述栅极结构的形成方法包括:形成覆盖凹槽内壁表面、牺牲侧墙的顶部表面、第一介质层表面的栅介质材料层；形成位于栅介质材料层上并填充满凹槽的栅极材料层；以所述第一介质层为停止层，对所述栅极材料层和栅介质材料层进行平坦化，去除第一介质层表面的栅介质材料层以及栅极材料层，暴露出牺牲侧墙的顶部表面，所述牺牲侧墙的顶部宽度小于牺牲侧墙底部宽度的1/2。
[0022]可选的，采用湿法刻蚀工艺去除所述牺牲侧墙，形成空腔，所述空腔的顶部宽度小于空腔底部宽度的1/2。
[0023]可选的，还包括在所述第一介质层表面形成覆盖所述第一介质层、空腔和栅极结构的第二介质层，所述第二介质层将空腔的顶部封闭。
[0024]可选的，还包括在所述源极和漏极表面形成贯穿所述第二介质层和第一介质层的金属插塞。
[0025]为解决上述问题，本发明的技术方案还提供一种采用上述方法形成的半导体结构，包括:半导体衬底；位于半导体衬底上的具有开口的第一介质层，所述开口暴露出部分半导体衬底的表面；位于所述开口底部的半导体衬底表面的栅极结构，所述栅极结构表面与第一介质层表面齐平，且所述栅极结构侧壁与第一介质层之间具有空腔；位于所述栅极结构两侧的半导体衬底内的源极和漏极。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明的技术方案中，在半导体衬底上形成具有开口的掩膜层，然后在掩膜层的侧壁表面形成牺牲侧墙，在开口内形成栅极结构后去除掩膜层，以所述掩膜层和牺牲侧墙为掩膜在半导体衬底内形成源极和漏极，然后在半导体衬底上形成第一介质层后，去除所述牺牲侧墙，在所述栅极结构与第一介质层之间形成空腔。所述空腔内气体的介电常数小于介质材料的介电常数，所以，与现有技术相比，所述空腔可以降低半导体结构的寄生电容，提高半导体结构的性能，从而提高采用上述半导体结构形成的半导体电路的运行速率。
[0028]进一步的，所述牺牲侧墙的顶部宽度小于底部宽度，例如所述牺牲侧墙的顶部宽度小于牺牲侧墙底部宽度的1/2。使得形成的空腔的顶部宽度小于顶部宽度，使得后续在第一介质层上形成第二介质层的过程中，第二介质层能够很快将空腔的顶部封闭，避免介质材料进入所述空腔内，导致所述空腔的介电系数提高。
[0029]进一步的，所述牺牲侧墙内具有N型或P型掺杂离子，可以通过退火处理使所述掺杂离子扩散进入半导体衬底内形成轻掺杂区，改善短沟道效应。
[0030]进一步的，还可以在牺牲侧墙表面形成保护层，在去除所述牺牲侧墙，所述保护层可以保护栅极结构的侧壁不受损伤，避免影响栅极结构的性能。
【附图说明】
[0031]图1至图14是本发明的实施例的半导体结构的形成过程的结构示意图。
【具体实施方式】
[0032]如【背景技术】中所述，现有技术中晶体管与金属插塞之间的寄生电容较大，对晶体管的性能影响较大。
[0033]可以通过降低晶体管与金属插塞之间的绝缘介质材料的介电系数来降低晶体管的栅极与金属插塞之间的寄生电容。例如，采用低K介质材料形成层间介质层，但是由于低K介质材料比较疏松，粘附性较差，可能导致层间介质层的隔离性较差，导致器件漏电等问题。
[0034]本发明的实施例形成的半导体结构中，去除了栅极两侧的侧墙，形成空腔，所述空腔内充满气体，由于气体的介电常数明显低于介质材料的介电常数，从而可以大幅降低晶体管的栅极与金属插塞之间的寄生电容，从而提高晶体管的性能。
[0035]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0036]请参考图1，提供半导体衬底100,