一种嵌入式锗硅结构的制作方法
【技术领域】
[0001] 本发明属于半导体集成电路制造设备领域，设及一种嵌入式错娃结构的制作方 法。
【背景技术】
[0002] 随着集成电路技术的持续发展，巧片上将集成更多器件，巧片也将采用更快的速 度。在该些要求的推进下，器件的几何尺寸将不断缩小，在巧片的制造工艺中不断采用新材 料、新技术和新的制造工艺。目前半导体器件的制备已经发展到纳米级别，同时常规器件的 制备工艺逐渐成熟。
[0003] 在半导体器件CMOS沟道区域施加应力可W提高CMOS载流子的迁移率。在制备 CMOS的过程中，在CMOS的源漏区进行外延错娃（e-SiGe)W对衬底的沟道处施加压应力 (即采用嵌入式娃错技术来通过嵌入式的娃错形成源区或漏区，从而对沟道区施加应力）， 使PM0S性能提高，并且对于PM0S，e-SiGe技术是使沟道所受应力提升的最有效的方法。研 究发现SiGe越接近沟道就越能施加大的应力，使得PM0S的性能获得更大的提升，为此，现 有技术中设计了多种工艺方法及流程。
[0004] 然而，在外延生长和其他集成工艺过程中，在SiGe/Si连接处会产生坏点缺陷，该 缺陷将会使沟道内的应力减弱，从而影响PM0S晶体管的性能。因此，需要一种新的嵌入式 错娃结构的制作方法，W避免部分上述缺陷，提高产品良率。
【发明内容】
[0005] 本发明所要解决的技术问题是提供一种嵌入式错娃结构的制作方法，优化SiGe/ Si连接处的结构，提高PM0S晶体管的性能和产品良率。
[0006] 为了解决上述技术问题，本发明提供了一种嵌入式错娃结构的制作方法，包括W 下步骤：
[0007] 步骤SOI、提供一半导体衬底，在所述衬底上形成硬质掩膜层，并选择性的去除所 述衬底的源/漏区的硬质掩膜层；
[000引步骤S02、W所述硬质掩膜层为掩膜，刻蚀所述衬底的源/漏区W形成U形凹槽；
[0009] 步骤S03、在所述U形凹槽内外延生长错娃层，所述错娃层能覆盖U形凹槽底部的 半导体衬底而露出U形凹槽侧壁上的半导体衬底；
[0010] 步骤S04、在所述U形凹槽的侧壁和底部外延生长娃层；
[0011] 步骤S05、采用晶向选择性刻蚀工艺部分刻蚀露出所述U形凹槽侧壁上的半导体 衬底，形成2状的第二凹槽。
[0012] 优选的，步骤S03中，在U形凹槽内外延生长错娃层的过程包括：
[0013] 在所述U形凹槽中填满具有预设浓度的错娃层；
[0014] 回刻蚀所述错娃层W形成第S凹槽，所述第S凹槽能露出U形凹槽侧壁上的半导 体衬底，并保留U形凹槽底部且具有预设厚度的错娃层。
[001引优选的，步骤S02中，所述U形凹槽的深度大于lOOA。
[0016] 优选的，步骤S02中，所述U形凹槽的深度为300~800A。
[0017] 优选的，步骤S03中，所述错娃层最终覆盖U形凹槽底部的厚度大于10A。
[0018] 优选的，步骤S04中，所述娃层的厚度大于10八。
[0019] 优选的，步骤S04中，所述娃层的侧壁和底部的厚度一致。
[0020] 优选的，所述第二凹槽内嵌入错娃层。
[0021] 优选的，所述U形凹槽的侧壁由正交的晶面族{100}和{110}组成。
[0022] 优选的，所述晶向选择性刻蚀工艺所用的刻蚀液主要由TMAH组成，在<111〉晶向 上的刻蚀速率低于其他晶向。
[0023] 与现有的方案相比，本发明提供的嵌入式错娃结构的制作方法，在U形凹槽的底 部形成错娃保护层后，通过外延生长一薄娃层，从而在后续刻蚀工艺过程中避开了SiGe/Si 连接处会产生坏点缺陷，优化了嵌入式错娃结构，保证了工艺的稳定性，提高PM0S晶体管 的性能和产品良率。
【附图说明】
[0024] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的 附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领 域普通技术人员来讲，在不付出创造性劳动的前提下，还可W根据该些附图获得其他的附 图。
[0025] 图1为本发明嵌入式错娃结构的制作方法的流程示意图；
[0026] 图2至图6为本发明嵌入式错娃结构的制作方法优选实施例的剖面结构示意图。
[0027] 图中标号说明如下：
[002引 10、衬底；20、硬质掩膜层；30、U形凹槽；40、错娃层；50、娃层；60、第二凹槽。
【具体实施方式】
[0029] 为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施 方式作进一步地详细描述。本领域技术人员可由本说明书所揭露的内容轻易地了解本发明 的其他优点与功效。本发明还可W通过另外不同的【具体实施方式】加W实施或应用，本说明 书中的各项细节也可W基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或 改变。
[0030] 本发明中示例性实施例的其它示例可W具有不同的值。应注意到；相似的标号和 字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图 中不需要对其进行进一步讨论。如本领域所公知，{100}晶面族包括（100)晶面、（010)晶 面、（001)晶面，{110}晶面族包括（110)晶面、（101)晶面、（011)晶面、（1-10)晶面、（10-1) 晶面、（01-1)晶面；{1山晶面族则包括（111)晶面、（-111)晶面，（1-11)晶面，（11-1)晶 面。同时，如本领域所公知，<100〉晶向族包括[100]晶向、[010]晶向、[0(n]晶向<110〉 晶向族包括[110]晶向、[101]晶向、[011]晶向、[1-10]晶向、[10-1]晶向、[01-1]晶向， <111〉晶向族则包括[111]晶向、[-111]晶向、[1-11]晶向、[11-1]晶向。同时本申请文 件中，将"晶向族"简称为"晶向"。例如，"<ni>晶向"意指"<ni>晶向族"。
[0031] 上述及其它技术特征和有益效果，将结合实施例及附图1至6对本发明的嵌入式 错娃结构的制作方法进行详细说明。图1为本发明嵌入式错娃结构的制作方法的流程示意 图；图2至图6为本发明嵌入式错娃结构的制作方法优选实施例的剖面结构示意图。
[0032] 半导体器件中往往既有NMOS器件，也有PMOS器件。在CMOS器件中尤其如此。而 使用嵌入式娃错形成的源区或漏区往往用于PM0S器件。因此，在执行下面描述的各个步骤 之前，可W用掩模遮蔽要形成NM0S器件的部分，而暴露要形成PM0S器件的部分，从而只在 要形成PM0S器件的部分中形成凹槽，并填充嵌入式娃错。
[0033] 如图1所示，本发明提供了一种嵌入式错娃结构的制作方法，包括W下步骤：
[0034] 步骤SOI、提供一半导体衬底10,在所述衬底10上形成硬质掩膜层20,并选择性的 去除所述衬底的源/漏区的硬质掩膜层20。
[0035] 本实施例中的半导体衬底10的材料优选为娃，半导体衬底10上还可具有栅极、栅 极介电层W及侧墙等结构。
[0036] 步骤S02、W所述硬质掩膜层20为掩膜，刻蚀所述衬底10的源/漏区W形成U形 凹槽30。
[0037] 请参考图2,W所述硬质掩