半导体结构及其形成方法
【技术领域】
[0001]本发明涉及半导体制造领域技术，特别涉及半导体结构及其形成方法。
【背景技术】
[0002]随着半导体技术的飞速发展,可以把高速数字电路(DC:Digital Circuit)和高性能模拟电路(AC:Analog Circuit)集成在一起形成混合信号集成电路(IC:1ntegratedCircuit)。
[0003]但是在混合集成电路中，由于数字状态电路的开关瞬态电流较大，形成扰动电荷，这些扰动电荷能通过半导体衬底耦合进入敏感的模拟电路中，形成衬底噪声，对模拟电路的半导体结构造成干扰。
[0004]特别的，随着半导体结构的几何尺寸的不断缩小，半导体衬底的噪声耦合已成为不得不重视的问题。
[0005]为此，研究如何提高半导体结构的抗噪声能力成为亟需解决的问题。
【发明内容】
[0006]本发明解决的问题是提供一种半导体结构及其形成方法，在减小衬底噪声对半导体结构性能影响的同时，避免衬底内导电层的掺杂离子扩散至不期望区域。
[0007]为解决上述问题，本发明提供一种半导体结构的形成方法，包括:提供衬底；在所述衬底内形成埋层区，所述埋层区具有导电性能，且所述埋层区内具有掺杂离子；刻蚀去除部分厚度的衬底，在所述衬底内形成环形的第一沟槽、第二沟槽以及第三沟槽，所述第一沟槽和第三沟槽分别位于第二沟槽的两侧，且第二沟槽底部至少暴露出埋层区顶部；形成填充满所述第一沟槽和第三沟槽的阻挡层；形成填充满所述第二沟槽的导电层，所述导电层与埋层区相连接，且所述导电层的掺杂类型与埋层区的掺杂类型相同；在所述导电层和埋层区包围的衬底内形成掺杂阱；在所述掺杂阱表面形成栅极结构；在所述栅极结构两侧的掺杂阱内形成掺杂区，对掺杂区进行退火处理。
[0008]可选的，所述第一沟槽和第二沟槽间的距离、第三沟槽和第二沟槽间的距离均为10埃至1000埃。
[0009]可选的，所述第二沟槽底部为至少暴露出埋层区顶部包括:第二沟槽底部暴露出埋层区顶部；第二沟槽底部位于埋层区内。
[0010]可选的，所述第二沟槽底部位于埋层区边界。
[0011]可选的，所述第一沟槽和第三沟槽的宽度小于第二沟槽的宽度。
[0012]可选的，还包括步骤:在形成填充满所述第一沟槽和第三沟槽的阻挡层的同时，在第二沟槽底部和侧壁形成隔离层；去除位于第二沟槽底部的隔离层，暴露出第二沟槽底部的埋层区。
[0013]可选的，所述阻挡层的材料为氧化硅、氮化硅或氮氧化硅。
[0014]可选的，采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述阻挡层。
[0015]可选的，所述化学气相沉积工艺的工艺参数为:反应气体包括硅源气体和氧源气体，其中，硅源气体为TEOS或SiH4,氧源气体为O2或03，硅源气体流量为1sccm至lOOsccm，氧源气体流量为50sccm至lOOsccm，射频功率为2000瓦至4000瓦，偏置功率为1000瓦至2500 瓦。
[0016]可选的，所述第一沟槽和第三沟槽的底部低于埋层区顶部。
[0017]可选的，所述第一沟槽、第二沟槽和第三沟槽为在同一道工艺步骤中形成的。
[0018]可选的，所述导电层的材料为掺杂的多晶硅。
[0019]相应的，本发明还提供一种半导体结构，包括:衬底；位于衬底内的埋层区，所述埋层区具有导电性能，且所述埋层区内具有掺杂离子；位于衬底内的环形的第一沟槽、第二沟槽和第三沟槽，且所述第一沟槽和第三沟槽分别位于第二沟槽两侧，且所述第二沟槽底部至少暴露出埋层区顶部；填充满所述第一沟槽和第三沟槽的阻挡层；填充满所述第二沟槽的导电层，所述导电层与埋层区相连接，且所述导电层的掺杂类型与埋层区的掺杂类型相同；位于导电层和埋层区包围的衬底内的掺杂讲；位于掺杂讲表面的栅极结构；位于栅极结构两侧的掺杂阱内的掺杂区。
[0020]可选的，所述第一沟槽和第二沟槽间的距离、第三沟槽和第二沟槽间的距离均为10埃至1000埃。
[0021]可选的，所述第二沟槽底部为至少暴露出埋层区顶部包括:第二沟槽底部暴露出埋层区顶部；第二沟槽底部位于埋层区内。
[0022]可选的，所述第二沟槽底部位于埋层区边界。
[0023]可选的，所述第二沟槽的宽度大于第一沟槽和第三沟槽的宽度。
[0024]可选的，所述第二沟槽的侧壁具有隔离层。
[0025]可选的，所述第一沟槽和第三沟槽的底部低于埋层区顶部。
[0026]可选的，所述阻挡层的材料为氧化硅、氮化硅或氮氧化硅。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]本发明提供一种半导体结构的形成方法，其中，在衬底内形成埋层区之后，刻蚀去除部分厚度的衬底，在衬底内形成第一沟槽、第二沟槽和第三沟槽，第一沟槽和第三沟槽分别位于第二沟槽的两侧，第二沟槽底部至少暴露出埋层区顶部；在第二沟槽内形成导电层与埋层区相连接；并且，形成填充满第一沟槽和第三沟槽的阻挡层，所述阻挡层阻挡导电层底部的掺杂离子向掺杂阱扩散，将以导电层底部为圆心的扩散区域束缚在很小的范围之内(掺杂离子仅能扩散至阻挡层侧壁处)，防止导电层内的掺杂离子过于靠近掺杂阱，从而防止发生击穿或穿通问题，提高半导体结构的可靠性。
[0029]同时，在衬底内形成具有导电性能的埋层区，通过向埋层区施加电压，提高埋层区所包围的范围内的载流子对衬底的势垒，使得衬底内的噪声耦合难以越过所述势垒进入掺杂阱，从而防止噪声耦合对掺杂阱造成不良影响，提高半导体结构的抗噪声能力。
[0030]进一步，第二沟槽的宽度大于第一沟槽和第三沟槽的宽度，使得形成填充满第一沟槽和第三沟槽的阻挡层的同时，在第二沟槽的侧壁和底部形成隔离层，第二沟槽侧壁处的隔离层可以起到阻挡导电层侧壁处掺杂离子的扩散，从而进一步防止导电层内的掺杂离子扩散至不期望区域。
[0031]同时，第一沟槽和第三沟槽的宽度小于第二沟槽的宽度，使阻挡层占芯片面积较小，满足半导体小型化和微型化的发展趋势。
[0032]本发明还提供一种结构性能优越的半导体结构，其中，包括位于衬底内的埋层区，位于衬底内的第一沟槽、第二沟槽和第三沟槽，且第一沟槽和第三沟槽分别位于第二沟槽两侧，第二沟槽底部至少暴露出埋层区顶部；填充满第二沟槽的导电层，导电层与埋层区相连接，在导电层和埋层区包围的衬底内具有掺杂阱；在半导体结构处于工作状态时，通过导电层向埋层区施加电压，增加埋层区所包围的范围内载流子对埋层区外衬底的势垒，所述势垒的增加使得衬底内的噪声扩散至掺杂阱的能力降低，从而提高半导体结构的抗噪声能力；并且，第一沟槽和第三沟槽分别位于第二沟槽两侧，且具有填充满第一沟槽和第三沟槽的阻挡层，所述阻挡层阻挡导电层内的掺杂离子扩散至掺杂阱，防止导电层内掺杂离子与掺杂阱距离过近，从而提高半导体结构的可靠性和电学性能。
[0033]进一步，第二沟槽的宽度大于第一沟槽和第三沟槽的宽度，使得第一沟槽和第三沟槽占芯片面积较小，即阻挡层占芯片面积较小，从而使的半导体结构满足小型化、微型化的发展趋势。
[0034]更进一步，第二沟槽侧壁具有隔离层，所述隔离层进一步防止导电层侧壁处掺杂离子的扩散，从而进一步提高半导体结构的可靠性和电学性能。
【附图说明】
[0035]图1至图2为一实施例提供的半导体结构的剖面结构示意图；
[0036]图3至图10为本发明另一实施例提供的形成半导体结构过程的剖面结构示意图。
【具体实施方式】
[0037]由【背景技术】可知，研究如何提高器件的抗噪声能力是亟需解决的问题。
[0038]为解决上述问题，针对半导体结构的形成方法进行研究发现，为了提高半导体结构的抗噪声能力，减小衬底内噪声对半导体结构性能的影响，可采用在以下结构的基础上形成半导体结构，请参考图1:
[0039]包括:衬底100 ;位于衬底100内的埋层区101，所述埋层区101内具有掺杂离子，且所述埋层区101具有导电性能；位于衬底100内的环形沟槽，且所述环形沟槽位于埋层区101侧壁边界处，所述沟槽底部暴露出埋层区101 ;填充满所述沟槽的导电层102，且所述导电层102与埋层区101相连接。在上述提供的结构的基础上形成半导体结构的步骤包括:在导电层102和埋层区101包围的衬底100内形成掺杂阱103 ;后续的工艺步骤还包括形成源极、漏极、栅极结构。
[0040]由于埋层区101内具有掺杂离子，且埋层区101内的掺杂离子浓度远大于衬底100内掺杂离子浓度，当半导体结构处于工作状态时，向埋层区101施加电压，从而增加埋层区101所包围的范围内的载流子对埋层区101外衬底100的势垒，使得埋层区101外衬底100内的噪声难以逾越所述势垒扩散进入掺杂阱103内，从而减小衬底噪声对半导体结构的影响。
[0041]所述导电层102的作用为:通过导电层102使埋层区101与外接电压相连接，从而提高埋层区101所包围的范围内载流子对埋层区101外衬底100的势垒；并且，通过向导电层102施加电压，可提高导电层102所包围的载流子对导电层102外衬底100的势垒高度，增加侧向的隔绝能力，进一步提高器件的抗噪声能力。
[0042]为了尽可能降低导电层102对半导体结构电阻的影响，通常导电层102内的掺杂离子含量较高，从而尽可能的减小导电层102的电阻。
[0043]然而，为了尽量减小埋层区101和导电层102的形成工艺对半导体结构的影响，埋层区101和导电层102需要在掺杂阱之前形成；因此，在形成埋层区101和导电层102之后，半导体结构的形成工艺会包括一道或多道热退火处理，在热退火处理作用下，导电层102内的掺杂离子发生扩散，请参考图2，导电层102侧壁