半导体结构及其制造方法
【技术领域】
[0001] 本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种具有高崩溃 电压的半导体结构及其制造方法。
【背景技术】
[0002] 随着半导体技术的发展，各式半导体元件不断推陈出新。举例来说，存储器、晶体 管、二极管等元件已广泛使用于各式电子装置中。
[0003] 在半导体技术的发展中，研究人员不断的尝试针对各式元件进行改善，例如是缩 小体积、增加/降低启动电压、增加/降低崩溃电压、减少漏电、静电防护等议题。
【发明内容】
[0004] 本发明是有关于一种半导体结构及其制造方法。实施例中，半导体结构的第一介 电层覆盖场氧化层，且导电层设置于第一介电层上W作为场板，使得电场分布较均匀，而可 W提高半导体结构的崩溃电压。
[0005] 根据本发明的一实施例，是提出一种半导体结构，该半导体结构包括一基板、一第 一阱（well)、一第一重惨杂区化eavilydopingregion)、一场氧化层、一第一介电层W及 一导电层。第一阱设置于基板上，第一重惨杂区设置于第一阱内。场氧化层设置于第一阱上 且邻接于第一重惨杂区。第一介电层设置于场氧化层上并覆盖（covering)场氧化层。导 电层设置于第一介电层上。第一阱及第一重惨杂区具有一第一惨杂型态。
[0006] 根据本发明的另一实施例，是提出一种半导体结构，该半导体结构包括一基板、一 第一阱、二第一重惨杂区、多个场氧化层、多个第一介电层、一第二重惨杂区W及多个导电 层。第一阱设置于基板上，第一重惨杂区设置于第一阱内。场氧化层设置于第一阱上且邻 接于第一重惨杂区。第一介电层设置于场氧化层上并覆盖场氧化层。第二重惨杂区设置于 第一阱内，且此些第一重惨杂区分别位于第二重惨杂区的两侧并彼此间隔开来。导电层设 置于第一介电层上。第一阱及第一重惨杂区具有一第一惨杂型态，第二重惨杂区具有一第 二惨杂型态，第一惨杂型态互补于第二惨杂型态。
[0007] 根据本发明的再一实施例，是提出一种半导体结构的制造方法，该半导体结构的 制造方法包括W下步骤：提供一基板；形成一第一阱于基板上；形成一场氧化层于第一阱 上；形成一介电材料层覆盖场氧化层；形成一导电层于介电材料层上；图案化介电材料层 W暴露出一区域，W形成一第一介电层；W及形成一第一重惨杂区于该区域内，第一重惨杂 区是邻接于场氧化层，且第一重惨杂区的一侧边是对齐场氧化层的一侧边。第一阱及第一 重惨杂区具有一第一惨杂型态。
[0008] 为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所 附图式，作详细说明如下：
【附图说明】
[0009] 图lA绘示依照本发明的一实施例的半导体结构的俯视示意图。
[0010] 图1B绘示沿图1A的剖面线1B-1B'的剖面示意图。
[0011] 图2A绘示依照本发明的另一实施例的半导体结构的俯视示意图。
[0012] 图2B绘示沿图2A的剖面线2B-2B'的剖面示意图。
[0013] 图3A绘示依照本发明的再一实施例的半导体结构的剖面示意图。
[0014] 图3B绘示依照本发明的又一实施例的半导体结构的剖面示意图。
[0015] 图4绘示依照本发明的更一实施例的半导体结构的剖面示意图。
[0016] 图5绘示依照本发明的更另一实施例的半导体结构的剖面示意图。
[0017] 图6A~图6F绘示一实施例的半导体结构的制造方法的流程图。
[0018] 图7绘示依照本发明的一实施例及一比较例的形成场氧化层和第一重惨杂区的 示意图。
[0019] 图8是绘示比较例与实施例中的结构配置相对于崩溃电压的关系图。
[0020]图9绘示应用于制作比较例与实施例的半导体结构的图案化光刻胶的结构。
[0021] 图10绘示采用光刻胶A2的比较例与实施例中的结构配置相对于崩溃电压的关系 图。
[0022] 【符号说明】
[0023] 100、200、300、330，、400、500 ;半导体结构
[0024]110P、310P、410P、510P ;基板 [00巧]121N、321N、421N、521N ;第一阱
[0026]123N、323N ;第一惨杂区
[0027]125P、325P、425P、525P ;第二惨杂区
[0028]127P、327P ;第二阱
[0029]131N、331N、431N、531N ;第一重惨杂区
[0030]131s、140s、331s、340s、431s、440s、531s、540s ;侧边
[0031]133P、333P、433P、533P ;第二重惨杂区
[0032]135N、335N、535N ;第H重惨杂区
[0033]140、340、440、540、740 ;场氧化层
[0034]150、350、450、550 ;第一介电层
[00；35] 150t、170t、350t、370t、550t、570t ;厚度
[0036]160、360、460、560 ;导电层
[0037]170、370、570 ;第二介电层
[0038]190 ;接触点
[0039]650、650'；介电材料层
[0040]731N ;重惨杂区
[00川 750;介电层
[0042]1B-1B，、2B-2B，：剖面线
[0043]A1、A2;光刻胶
[0044]C ;集极
[0045]B ;基极
[0046] D1、D2、L;长度
[0047]E;射极
[004引PR;图案化光刻胶
[004引S;线条
[0050] W;宽度
【具体实施方式】
[0051] 在本发明的实施例中，是提出一种半导体结构及其制造方法。实施例中，半导体结 构的第一介电层覆盖场氧化层，且导电层设置于第一介电层上W作为场板，使得电场分布 较均匀，而可W提高半导体结构的崩溃电压。然而，实施例仅用W作为范例说明，并不会限 缩本发明欲保护的范围。此外，实施例中的图式是省略部份要的元件，W清楚显示本发明的 技术特点。
[0052] 图1A绘示依照本发明的一实施例的半导体结构100的俯视示意图，图1B绘示沿 图1A的剖面线1B-1B'的剖面示意图。如图1A~图1B所示，半导体结构100包括一基板 110P、一第一阱（well) 121N、一第一重惨杂区化eavilydopingregion) 131N、一场氧化层 140、一第一介电层150W及一导电层160。第一阱121N设置于基板110P上，第一重惨杂区 131N设置于第一阱121N内。场氧化层140设置于第一阱121N上且邻接于第一重惨杂区 131N。第一介电层150设置于场氧化层140上并覆盖（covering)场氧化层140。导电层 160设置于第一介电层150上。第一阱121N及第一重惨杂区131N具有一第一惨杂型态。
[0053] 实施例中，如图1A~图1B所示，第一介电层150自第一重惨杂区131N的一侧向 另一侧延伸而具有一宽度W，第一介电层150实质上覆盖第一重惨杂区131N的有源区域， 且中间部分具有开口仅暴露出第一重惨杂区131N。相较于仅覆盖第一重惨杂区131N的单 一侧的介电层，根据本
【发明内容】
实施例的第一介电层150具有较大的宽度W，使得制作第一 介电层150所采用的光刻胶亦可具有较低的长宽比，较不易发生因为光刻胶的长宽比过大 (长形光刻胶）而发生变形或剥离（peeling)的问题。
[0054] 实施例中，基板110P的材质例如是P型娃或N型娃，第一阱121N例如是P型阱 (Ptypewell)或N型阱（Ntypewell),第一重惨杂区131N例如是P型重惨杂区（Ptype heavilydopingregion,P+)或N型重惨杂区（Ntypeheavilydopingregion,化），导 电层160的材质例如是多晶娃。本实施例中，第一阱121N例如是低惨杂N型阱（li曲tN well),第一重惨杂区131N例如是N型重惨杂区。
[00巧]实施例中，如图1B所示，场氧化层140的一侧边140s是对齐第一重惨杂区131N的一侧边131s。
[0056] 实施例中，半导体结构100更可包括一第一惨杂区123N。如图1B所示，第一惨杂 区123N设置于第一阱121N内，并具有第一惨杂型态，其中第一重惨杂区131N设置于第一 惨杂区123N内。
[0057] 实施例中，半导体结构100更可包括一第二惨杂区125P。如图1B所示，第二惨杂 区125P设置于第一阱121N内，第二惨杂区125P是与第一重惨杂区131N间隔开来。第二 惨杂区125P具有一第二惨杂型态，第一惨杂型态互补于第二惨杂型态。
[0058] 实施例中，半导体结构100更可包括一第二介电层170。如图1B所示，第二介电 层170设置于导电层160和第二惨杂区125P之间，第二介电层170的一厚度17化小于第 一介电层150的一厚度15化。
[0059] 实施例中，半导体结构100更可包括一第二重惨杂区133P。如图1B所示，第二重 惨杂区133P设置于第二惨杂区125P内，其中第二重惨杂区133P具有第二惨杂型态。
[0060] 实施例中，半导体结构100更可包括一第H重惨杂区135N。如图1B所示，第H重 惨杂区135N设置于第二惨杂区125P内。第H重惨杂区135N具有第一惨杂型态，第二重惨 杂区133P设置于第H重惨杂区135N内。
[0061] 实施例中，半导体结构100更可包括一第二阱127P。如图1B所示，第二阱127P设 置于第一阱121N内并环绕第一重惨杂区131N，其中第二阱127P具有第二惨杂型态。
[0062] 实施例中，如图1B所示，惨杂浓度是横向地