极74之间流过电流，VDM0SFET成为导通状态。
[0151] 图5A~图5Q是用于说明图4所示的半导体装置的制造方法的示意剖视图。
[015引 首先，如图5A所示，利用CVD(QiemicalVaporDeposition;化学气相成长）法、LPE(LiquidPhaseElpitaxy;液相外延）法、MBE(Mole州larBeamElpitaxy;分子线外延） 法等外延成长法，在SiC基板42的表面49 (Si面）上，渗杂杂质的同时使SiC结晶成长。由 此，在SiC基板42上形成型的外延层51。
[0153] 接着，如图5B所示，P型杂质从外延层51的表面52注入到外延层51的内部。此 时的注入条件根据P型杂质的种类而不同，例如，加速能为200~3000keV。
[0154] 接下来，如图5C所示，利用CVD法，在外延层51上形成由Si化构成的掩模75。接 着，通过光致抗蚀剂（未图示）来蚀刻掩模75,从而在应形成基体接触区域56的区域图案 化为具有开口 76的图案。形成开口 76后，P型杂质从外延层51的表面52注入到外延层 51的内部。此时的注入条件根据P型杂质的种类而不同，例如，加速能为30~4(K)keV。注 入P型杂质后，除去掩模75。
[0巧日]接下来，如图抓所示，N型杂质从外延层51的表面52注入到外延层51的内部。 此时的注入条件根据N型杂质的种类而不同，例如，加速能为30~4(K)keV。
[0156] 接下来，如图祀所示，利用CVD法、热氧化法等，在外延层51的表面52整个区域 形成由Si化构成的掩模77。而且，掩模77也可利用CVD法由SiN等来形成。接着，通过光 致抗蚀剂（未图示）来蚀刻掩模77,由此在应形成栅极沟槽43及源极沟槽45的区域图案 化为具有开口 78的图案。形成开口 78后，例如包含SFe(六氣化硫）及化（氧）的混合气 体（SFe/〇2气体）、包含SFe、〇2及皿r(漠化氨）的混合气体（SFe/〇2/皿r气体）经由开口 78 向外延层51的表面52射入。由此，外延层51从表面52 (Si面）被干蚀刻，栅极沟槽43及 源极沟槽45同时形成。同时，在外延层51上形成多个晶胞44。
[0157] 接下来，如图5F所示，利用湿蚀刻，除去掩模77。
[0158] 然后，如图5G所示，在外延层51的表面52整个区域形成有机材料膜81。有机材 料膜81为含有碳的材料，例如，可W应用作为光致抗蚀剂使用的有机材料（例如，聚酷亚胺 等）等。此种有机材料膜81例如使用旋涂机等来形成。
[0159] 形成有机材料膜81后，将SiC基板42装入电阻加热炉82。作为电阻加热炉82， 只要是能够确保设置被加热体的电阻加热炉82内的气密性，并且能够向电阻加热炉82内 导入各种气体的装置即可，没有特别限制，其加热方式可W是直接加热方式、间接加热方式 的任一个。
[0160] 而且，在SiC基板42设置在电阻加热炉82内的状态下，向电阻加热炉82内导入 惰性气体（例如，馬、Ar等），并且对电阻加热炉82进行升温控制（第一升温控制）。
[0161] 该第一升温控制中，如图6所示，加热温度控制为例如经过35~45分钟从100°C 上升到1000°C，上升后，例如，W1000°C保持（第一温度保持）加热温度5~10分钟。利 用该升温及温度保持，有机材料膜81中碳W外的元素蒸发，如图甜所示，有机材料膜81改 性为碳膜83。因此，外延层51的表面52的整个区域被碳膜83覆盖。
[0162] 接着，将电阻加热炉82内原样保持惰性气氛，进一步升温控制（第二升温控制） 电阻加热炉82。
[0163] 该第二升温控制中，如图6所示，加热温度控制为例如经过30~60分钟从1000°C 上升到1600°C。上升后，例如W1600°C保持（第二温度保持）加热温度5~10分钟。通 过该升温及温度保持，注入到外延层51的表层部的各个N型杂质及P型杂质的离子被活性 化，如图51所示，根据注入的部位，分别形成基体区域53、源极区域55、基体接触区域56。 此外，在外延层51的基层部形成原样维持外延成长后的状态的漏极区域54。
[0164] 接下来，将电阻加热炉82内原样维持惰性气氛，降温控制电阻加热炉82。
[0165] 在降温控制中，如图6所示，加热温度被限制（降温限制）为例如经过15~30分 钟从1600°C下降到1300°C。降温后，将加热温度保持（第S温度保持）在1300°C状态下， 向电阻加热炉82内例如导入含氮、氧气体5~10分钟。通过含氮、氧气体的导入，如图5J 所示，碳膜83与气体中的氧反应而被氧化除去。作为导入的含氮、氧气体，可W使用至少含 有馬0(-氧化二氮）的气体，也可含有NO(-氧化氮）。进而馬0气体W相对于导入的气 体的总流量为30%W下、优选1~30%的流量比来供给。
[0166] 然后，W相同流量向电阻加热炉82内导入含氮、氧气体，进而，例如，W1300°C保 持（第四温度保持）加热温度200~240分钟。由此，外延层51的表面52被氧化，如图5K 所示，形成覆盖表面52整个区域的氮氧化娃膜（栅极绝缘膜63)。
[0167] 形成栅极绝缘膜63后，再次向电阻加热炉82内导入惰性气体（例如，N2、Ar等）， 并且加热温度控制为从1300°C下降到300°C。降温后，将SiC基板42从电阻加热炉82取 出。
[016引接下来，如图化所示，利用CVD法，从外延层51的上方堆积渗杂后的多晶娃材料 84。多晶娃材料84的堆积至少持续到填满栅极沟槽43及源极沟槽45。
[0169] 然后，如图5M所示，将堆积的多晶娃材料84回蚀（etchback)到回蚀面与外延层 51的表面52成为齐面为止。
[0170] 接着，如图5N所示，仅残存在源极沟槽45内的多晶娃材料84通过干蚀刻被除去。 由此，形成由残存在栅极沟槽43内的多晶娃材料84构成的栅电极66。
[0171] 接下来，如图50所示，利用CVD法，在外延层51上层叠由Si化构成的层间绝缘膜 67。
[0172] 而且，如图5P所示，层间绝缘膜67及栅极绝缘膜63连续并被图案化，由此接触孔 68形成于层间绝缘膜67及栅极绝缘膜63。
[0173] 接下来，如图5Q所示，利用CVD法，将多晶娃材料堆积到填满接触孔68为止。之 后，向堆积的多晶娃材料注入N型或P型杂质。此时的注入条件根据杂质的种类而不同，但 例如加速能为10~l(K)keV。然后，例如W900°C进行20分钟的杂质扩散。由此，形成渗杂 有高浓度杂质的多晶娃层70。接下来，利用瓣射法、蒸锻法等方法，在多晶娃层70的表面 依次堆积Ti及TiN，形成中间层71。接着，利用瓣射法、蒸锻法等方法，在中间层71的表面 堆积A1等金属，形成金属层72。由此，形成源极配线69。接下来，在SiC基板42的背面50 形成漏电极74。
[0174] 之后，通过形成层间绝缘膜（未图示）、源极焊盘46、栅极焊盘48等，得到图4所 示的半导体装置41。
[0175] 如上所述，根据该半导体装置41，与第一实施方式的半导体装置1同样地，源极配 线69在与源极区域55及基体接触区域56的接触部分具有多晶娃层70,因此，能够使源极 配线69相对于作为高浓度的杂质区域的基体接触区域56及源极区域55的两者欧姆接合。
[0176] 因此，在半导体装置41的制造时，与仅由A1等金属构成的层直接与杂质区域接触 的情况不同，可W省略在外延层51的表面52形成Ni层的工序，进而，可W省略将此种Ni 层娃化物化的工序。从而，能够防止在外延层51的表面52产生碳层。
[0177] 其结果，能够抑制源极配线69与外延层51之间的层剥离。从而，可W提高源极配 线69的连接可靠性。
[0178] 此外，进入源极沟槽45而与漏极区域54、基体接触区域56及源极区域55接触的 层（多晶娃层70)由覆盖性优良的多晶娃构成，因此能够提高源极配线69的覆盖性。其结 果，能够进一步提高源极配线69的连接可靠性。
[017引此外，由于多晶娃层70是W1019~IQUcnT3的高浓度渗杂了杂质的高浓度渗杂层， 因此能够降低源极配线69的电阻值。
[0180] 此外，在多晶娃层70与金属层72之间设置由Ti层及TiN层的层叠构造构成的中 间层71。含有Ti的材料对于多晶娃材料及金属材料的任一个都具有优良的密接性。因此， 能够提高多晶娃层70与金属层72的密接性。其结果，能够进一步提高源极配线69的连接 可靠性。
[0181] 此外，根据该半导体装置41，在由栅极沟槽43包围的各个晶胞44的中央形成源极 沟槽45,因此能够抑制栅极沟槽43的两端角部61附近的等电位线的密集。其结果，能够 缓和施加于栅极沟槽43的底部的两端角部61的电场，因此能够抑制栅极绝缘膜63的底面 58上的部分的绝缘破坏。
[0182] 而且，如图7所示的半导体装置85,源极沟槽45也可比栅极沟槽43深。由此，能 够进一步缓和施加于栅极沟槽43的底部的两端角部61的电场。
[0183] 图8(a)化）是本发明的第S实施方式所设及的半导体装置的示意俯视图，图8(a) 表示全体图、图8(b)表示内部放大图。图8(a)化）中，与图3(a)化）所示的各部分对应的 部分标注与上述各部分相同的标记。此外，W下对标注相同的标记的部分省略详细的说明。
[0184] 该半导体装置86为使用了SiC的平面栅极型功率VDM0SFET(单独元件），例如，俯 视正方形的巧片状。巧片状的半导体装置86在图8(a)的纸面的左右（上下）方向的长度 为数mm左右。
[0185] 半导体装置86具有SiC基板42、形成在该SiC基板42上且由俯视格子状的栅电 极87划分的多个晶胞88。目P，在SiC基板42上，配置在格子状栅电极87的各窗部分的俯 视正方形状的晶胞88排列成矩阵状。各晶胞88例如在图8(b)的纸面的左右（上下）方 向的长度为10ymW下，且在其中央从表面侧连接有源极配线89。
[0186] 图9是本发明的第S实施方式所设及的半导体装置的示意剖视图，表示沿图8化） 的切断线IX-IX的切断面。图9中，与图4所示的各部分对应的部分标注与上述各部分相 同的标记。此外，W下对标注相同的标记的部分省略详细的说明。
[0187] 参照图9说明半导体装置86的剖面构造。半导体装置86包括N+型（例如，浓度 为lel8~le21cm-3)的SiC基板42、和层叠在SiC基板42上的外延层51。
[018引在外延层51的表面52侧（Si面侧），多个井状的P型的基体区域90形成为矩阵 状，其浓度例如为lel6~lel9cnT3。此外，在外延层51中，比基体区域90靠SiC基板42侧 (C面侧）的区域为原样维持外延成长后的状态的N-型的漏极区域91 (漂移区域）。
[0189] 在各个基体区域90内形成有N+型（例如，浓度为lel8~le21cnT3)的源极区域 92和被该源极区域92包围的P+型（例如，浓度为lel8~le21cnT3)的基体接触区域93。
[0190] 而且，W跨过相邻的基体区域90的方式形成格子状的栅电极87,该栅电极87与外 延层51之间设置栅极绝缘膜94。栅电极87跨过源极区域92与漏极区域91之间，控制基 体区域90的表面的翻转层（通道，channel)的形成。此外，栅极绝缘膜94由含氮的氧化 膜构成，例如通过使用含有氮及氧的气体的热氧化而形成的氮氧化娃膜构成。栅极绝缘膜 94中的含氮量（氮浓度）例如为0. 1~10%。
[0191] 在外延层51上W覆盖栅电极87的方式层叠有由Si化构成的层间绝缘膜95。在 基体区域90的中央区域，接触孔96形成在层间绝缘膜95及栅极绝缘膜63。
[0192] 在层间绝缘膜95上形成有源极配线89。源极配线89 -并进入所有的接触孔96， 各晶胞88中，与漏极区域91、基体接触区域93及源极区域92接触。目P，源极配线89对于 所有的晶胞88成为共用的配线。而且，该源极配线89上形成有层间绝缘膜（未图示），源 极配线89经由该层间绝缘膜（未图示）与源极焊盘46(参照图8(a))电连接。另一方面， 栅极焊盘48(参照图8(a))经由围绕该层间绝缘膜（未图示）上的栅极配线（未图示）而 与栅电极87电连接。
[0193] 此外，源极配线89从外延层51的接触侧起依次具有多晶娃层97、中间层98及金 属层99。
[0194] 多晶娃层97是使用渗杂有杂质的渗杂多晶娃而形成的渗杂层，例如为Wlel9~ le21cnT3的高浓度渗杂了杂质的高浓度渗杂层。作为将多晶娃层97形成为渗杂层（包括高 浓度渗杂层）时的杂质，可W使用N(氮）、P(磯）、As(神）等N型杂质、A1(侣）、B(棚） 等P型杂质。此外，多晶娃层97的厚度例如为5000~10000A。
[0195] 此外，在该实施方式中，多晶娃层97W覆盖在接触孔96内露出的晶胞88的表面 整个区域的方式形成，并基体接触区域93及源极区域92接触。
[0196] 源极配线89的与基体接触区域93及源极区域92接触的接触层使用多晶娃，从而 能够使源极配线89与作为高浓度的杂质区域的基体接触区域93及源极区域92的两者欧 姆接合。
[0197] 中间层98层叠在多晶娃层97上，且由含有Ti(铁）的层的单层或具有该层的多 个层构成。含有Ti的层可W使用Ti、TiN(氮化铁）等来形成。此外，中间层98的厚度例 如为200~500nm。
[0198] 金属层99层叠在中间层98上，例如使用A1 (侣）、Au(金）、Ag(银）、化（铜）、 Mo(钢）、它们的合金及含有他们