一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
【背景技术】
[0002]在半导体技术领域中，LDMOS(LaterallyDiffused Metal Oxide Semiconductor ；横向扩散金属氧化物半导体)由于在增益、线性度、开关性能、散热性能等方面的优势而被广泛应用于通讯类半导体器件之中。
[0003]在如图1所示，在现有的某些半导体器件中，往往需要同时具备隔离LDNMOS (isoLDNMOS ;即，隔离的 N 型 LDM0S)、非隔离 LDNM0S(Non-1so LDNMOS ;即，非隔离的 N 型 LDM0S)和LDPMOS (B卩，普通的P型LDM0S)。此外，还可能包括其他器件，例如普通CMOS器件。
[0004]在现有技术中，采用常规LDMOS工艺制备如图1所示的半导体器件时，制备隔离LDNMOS中的深P阱(DNW)1l需要一次掩膜(MASK)工艺，制备隔离LDNMOS中的深N阱(DPW)102需要一次掩膜工艺，制备隔离LDNMOS中的N型漂移区(N-Drift) 103与非隔离LDNMOS中的N型漂移区(N-Drift)203需要一次掩膜工艺，制备LDPMOS中的P型漂移区(P-Drift)304需要一次掩膜工艺。也就是说，如果采用常规LDMOS工艺制备该半导体器件，需要额外增加DNW、DPW、N-Drift以及P-Drift共4次掩膜工艺，这就导致了该半导体器件的制造成本往往比较高。
[0005]为了解决现有技术中的上述技术问题，有必要提出一种新的半导体器件的制造方法。
【发明内容】
[0006]针对现有技术的不足，本发明提出一种新的半导体器件的制造方法，可以节省掩膜工艺，减少工艺步骤，节省成本。
[0007]本发明实施例提供一种半导体器件的制造方法，所述方法包括:
[0008]步骤SlOl:提供半导体衬底，在所述半导体衬底上形成第一掩膜层并利用所述第一掩膜层对所述半导体衬底进行刻蚀，以在拟形成隔离LDNMOS的区域、拟形成非隔离LDNMOS的区域以及拟形成LDPMOS的区域分别形成用于容置浅沟槽隔离的沟槽；
[0009]步骤S102:在所述半导体衬底上形成在拟形成隔离LDNMOS的区域、拟形成非隔离LDNMOS的区域以及拟形成LDPMOS的区域具有开口的第二掩膜层，通过所述第二掩膜层对所述半导体衬底依次进行三次离子注入，以在所述拟形成隔离LDNMOS的区域、拟形成非隔离LDNMOS的区域以及拟形成LDPMOS的区域均形成包括第一 N型掺杂区、第二 N型掺杂区和第一 P型掺杂区的掺杂结构；
[0010]步骤S103:在所述用于容置浅沟槽隔离的沟槽内形成浅沟槽隔离。
[0011 ] 可选地，在所述步骤S102中，所述第二掩膜层的开口的一侧暴露出部分所述第一掩膜层。
[0012]可选地，在所述步骤S102中，在进行第一次离子注入时，所注入的掺杂物包括砷，结深小于所述第一掩膜层的厚度；在进行第二次离子注入时，所注入的掺杂物包括磷；在进行第三次离子注入时，所注入的掺杂物包括硼，并且结深大于所述第一掩膜层厚度。
[0013]可选地，所述第一掩膜层包括氮化硅，所述第二掩膜层包括光刻胶。
[0014]可选地，在拟形成隔离LDNMOS的区域的所述掺杂结构中，所述第一 N型掺杂区和第二 N型掺杂区作为隔离LDNMOS的N型漂移区，所述第一 P型掺杂区作为隔离LDNMOS的深P讲。
[0015]可选地，在拟形成非隔离LDNMOS的区域的所述掺杂结构中，所述第一 N型掺杂区和第二 N型掺杂区作为非隔离LDNMOS的N型漂移区。
[0016]可选地，在所述步骤SlOl中，在形成所述沟槽之前还包括如下步骤:
[0017]对所述半导体衬底进行离子注入以在所述半导体衬底的拟形成隔离LDNMOS的区域以及拟形成LDPMOS的区域分别形成深N阱。
[0018]可选地，在所述步骤S103之后还包括步骤S104:
[0019]在所述拟形成LDPMOS的区域形成N阱；
[0020]形成位于所述拟形成隔离LDNMOS的区域内的P阱、位于拟形成非隔离LDNMOS的区域内的P阱以及位于拟形成LDPMOS的区域内的P阱，其中，位于拟形成LDPMOS的区域内的P阱与位于拟形成LDPMOS的区域内的所述第一 P型掺杂区相连接。
[0021]可选地，在拟形成LDPMOS的区域中，所述P阱与所述第一 P型掺杂区作为LDPMOS的P型漂移区。
[0022]可选地，在所述步骤S104之后还包括步骤S105:
[0023]形成隔离LDNM0S、非隔离LDNMOS和LDPMOS的栅极、源极和漏极。
[0024]可选地，所述步骤S103包括:
[0025]在所述沟槽内沉积介电材料；
[0026]通过化学机械抛光法去除多余的介电材料以形成所述浅沟槽隔离。
[0027]本发明的半导体器件的制造方法，通过在刻蚀形成用于容置浅沟槽隔离的步骤之后、形成浅沟槽隔离的步骤之前增加使用一张掩膜进行三次离子注入的步骤，可以省略现有技术中的形成DPW、N-Drift以及P-Drift的三道掩膜工艺，因而可以减少两道掩膜(MASK)工艺,有利于简化半导体器件的制造工艺，降低制造成本。
【附图说明】
[0028]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0029]附图中:
[0030]图1为现有技术中的一种半导体器件的结构的剖视图；
[0031]图2A至2C为本发明实施例的半导体器件的制造方法的相关步骤形成的图形的剖视图；
[0032]图3为本发明实施例的一种半导体器件的制造方法的一种示意性流程图。
【具体实施方式】
[0033]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0034]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0035]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0036]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向