用于硅通孔制作的对准结构及硅通孔的制作方法
【技术领域】
[0001]本申请涉及半导体制造技术领域，具体而言，涉及一种用于硅通孔制作的对准结构及硅通孔的制作方法。
【背景技术】
[0002]近年来，随着三维叠层技术和MEMS封装技术的发展，硅通孔(TSV，Through-Silicon-Via)互连技术受到了极大的重视。TSV通过在芯片与芯片之间制作垂直导通，实现立体的数据传输，从而缩短了传输距离，节省了芯片的表面积并降低了功耗。利用TSV技术，英特尔、IBM等公司已在叠层芯片技术领域获得了重大突破并实现了商业生产，目前，越来越多的公司已投入到TSV技术的研发中。
[0003]基于不同的应用，TSV技术的实现主要可分为两种:先通孔方法和后通孔方法。先通孔方法首先在硅片正面刻蚀形成不贯穿的盲孔，在孔中沉积金属种子层再填满盲孔，最后从背面减薄硅片直至露出金属电极。而后通孔方法先对硅片进行减薄再刻蚀形成通孔，背面沉积较厚金属种子层后再填满通孔，最后再去除种子层。
[0004]目前常用的后通孔方法包括如图1所示的制作流程，首先，在完成前道工艺的芯片衬底100’上沉积层间介质层102’，形成具有图2所示剖面结构的器件，其中前道工艺已经完成栅极结构101’的制作；对图2所示的层间介质层102’进行选择性光刻，形成凹槽200’和导电沟槽300’，形成具有图3所示剖面结构的器件；在图3所示的凹槽200’和导电沟槽300’中沉积钨，形成具有图4所示钨结构105’和接触孔106’;在图4所示的凹槽200’的钨结构105’上沉积氮化硅，形成图5所示的氮化硅层107’，其中不仅凹槽200’内的钨结构105’中设置有氮化硅层107’，层间介质层102’上也设置有氮化硅层107’ ；对图5中的氮化硅层107’、层间介质层102’和衬底100’进行选择性刻蚀，形成图6所示的第一硅孔400’；向图6中的第一娃孔400’中和氮化娃层107’上沉积TEOS (正娃酸乙酯)并对层间介质层102’上的TEOS沉积物和氮化硅层107’进行CMP，得到图7所示的TEOS层108’;在图7所示的第一硅孔400’中的TEOS层108’上沉积铜并对铜进行CMP形成铜导电层109’，得到具有图8所示剖面结构的器件，其中第一硅孔400’中的导电层109’和TEOS层108’形成第一硅通孔。在形成第一硅通孔之后，继续在图8所示的器件结构上沉积金属，形成图9所示的金属互连层110’。
[0005]在上述过程完成后，利用形成于图8中对准结构的钨结构105’、氮化硅层107’、TEOS层108’与掩模板的对准开口进行对准，使得掩膜板上的硅通孔掩膜开口与已经形成的第一硅通孔对准，然后随着互连结构制作进行刻蚀形成第二硅孔，在第二硅孔中制作第二硅通孔，重复上述过程形成第二硅通孔、第三硅通孔……、第N硅通孔，其中第一硅通孔、第二硅通孔、第三硅通孔、……和第N硅通孔相连形成完整的硅通孔，但是，现有技术中对准结构在设置金属互连层后其表面平整，利用光学检测结构难以快速、精确地进行定位，因此，影响后续所形成的硅通孔的准确程度。
【发明内容】
[0006]本申请旨在提供一种用于硅通孔制作的对准结构及硅通孔的制作方法，以解决现有技术中的硅通孔制作的对准结构难以快速、精确对准的问题。
[0007]为了实现上述目的，根据本申请的一个方面，提供了一种用于硅通孔制作的对准结构，对准结构包括:衬底；层间介质层，位于衬底上且具有凹槽；金属层，沿凹槽的内壁设置；氮化层，设置在金属层上；介电隔离层，设置在氮化层上，介电隔离层的上表面低于层间介质层的上表面。
[0008]进一步地，上述凹槽的特征尺寸为W1、深度为L1，介电隔离层的特征尺寸为W2,所述介电隔离层的上表面距离所述衬底上表面的距离为L2，其中，W2为W1的30?80%，优选40?70% ；L2为L1的I?70%，优选I?60%，进一步优选5?50%。
[0009]进一步地，上述金属层为金属钨层。
[0010]进一步地，上述氮化层为氮化硅层。
[0011]进一步地，上述介电隔离层为氧化硅层、含碳的氧化硅层或含氮的氧化硅层。
[0012]根据本申请的另一方面，提供了一种硅通孔的制作方法，该制作方法包括:步骤SI，提供芯片，芯片具有衬底和位于衬底上的半导体前道工艺结构；步骤S2，在芯片上制作对准结构和第一硅通孔；步骤S3，利用对准结构使第一硅通孔与硅通孔掩模开口对准，以进行硅通孔的制作，该对准结构为上述的对准结构。
[0013]进一步地，上述半导体前道工艺结构包括栅极结构，上述步骤S2包括:在衬底的具有栅极结构的表面上依次设置层间介质层、第一介电层和牺牲层；依次刻蚀牺牲层、第一介电层和层间介质层，形成对准结构的凹槽和位于栅极结构上方的导电沟槽；在凹槽和导电沟槽内对应形成金属层和接触孔；在金属层和牺牲层上形成氮化层；依次刻蚀氮化层、牺牲层、第一介电层、层间介质层和衬底，形成第一娃孔；在第一娃孔的内壁和氮化层上形成介电隔离层；在第一硅孔内的介电隔离层上形成导电层；回蚀部分介电隔离层，至第一硅孔中的介电隔离层的上表面在第一介电层的上表面所在平面；回蚀至少部分氮化层，至凹槽内的氮化层的上表面在第一介电层的上表面所在平面；以及平坦化牺牲层、第一介电层、氮化层、介电隔离层和导电层至层间介质层的上表面所在平面，形成第一硅通孔和对准结构的金属层、氮化层和介电隔离层。
[0014]进一步地，上述凹槽的特征尺寸为W1、深度为L1，第一硅孔的特征尺寸为W3、深度为L3，其中，W1与W3的比值为3:1?10:1，L1与L3的比值为1:1.5?1:3。
[0015]进一步地，上述形成导电层的过程包括:在介电隔离层上覆盖晶种层；在晶种层和牺牲层上沉积导电材料；对位于牺牲层上表面的导电材料和氮化硅层进行化学机械平坦化，得到导电层。
[0016]进一步地，上述金属层和接触孔的形成过程包括:在凹槽内、导电沟槽内和牺牲层上沉积金属；对牺牲层上的金属进行化学机械平坦化，得到形成于凹槽内的金属层和形成于导电沟槽内的接触孔。
[0017]进一步地，形成上述第一介电层的材料为氮化硅、含碳的氮化硅或臭氧氧化的正硅酸乙酯。
[0018]进一步地，上述第一介电层的厚度为10?200nm。
[0019]进一步地，上述第一介电层的设置过程采用物理气相沉积法、化学气相沉积法或等离子体沉积法实施。
[0020]进一步地，形成上述介电隔离层的材料为氧化硅、碳氧化硅或氮氧化硅。
[0021]进一步地，上述介电隔离层的厚度为50?lOOOnm。
[0022]进一步地，形成上述介电隔离层的过程采用物理气相沉积法、化学气相沉积法或等离子体沉积法实施。
[0023]应用本申请的技术方案，由于介电隔离层的上表面低于层间介质层的上表面，也就是说在对准结构的凹槽中存在凹陷，因此在形成第一金属互连层后由于该凹陷的存在，使得第一金属互连层在制作时需要填充该凹陷进而在第一金属互连层的表面形成小的凹陷，进而在利用其对准时，利用其表面不平整的特点可以快速找到并对准该对准结构，而且提高了所形成的硅通孔的对准程度。
【附图说明】
[0024]构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中:
[0025]图1示出了现有技术中硅通孔的制作流程图；
[0026]图2示出了在完成前道工艺的芯片衬底上沉积层间介质层后的剖面结构示意图；
[0027]图3示出了对图2所示的层间介质层进行选择性光刻，形成凹槽和导电沟槽后的剖面结构示意图；
[0028]图4示出了在图3所示的凹