一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
【背景技术】
[0002]在半导体技术领域中，应力工程是器件性能提升的最重要的因素之一。随着半导体技术的工艺节点发展到90nm以下，应力对器件性能的影响变得不容忽视。而对于高密度集成电路而言，对CMOS器件的性能提升的要求越来越迫切。
[0003]在不同的方向，应力对NMOS和PMOS器件的性能的影响是不同的。图1示意了通过应力改善PMOS和NMOS的性能时所需的应力的方向，其中，图1A示意了提升NMOS的性能所需的应力，图1B示意了提升PMOS的性能所需的应力。可见，在X方向(沟道长度方向)，张应力可以提升NMOS的性能，压应力可以提升PMOS的性能；而在Y方向(沟道宽度方向)，张应力既可以提升NMOS的性能，也可以提升PMOS的性能。
[0004]在现有技术中，如图2所示，扩散地形工程(diffus1n topography engineering ；DTE)技术用来通过使浅沟槽隔离(STI)向沟道施加压应力来提升MOS器件的性能。其中，图2A为器件沿Y方向的TEM图，图2B为DTE技术的应力模拟图。然而，在这一技术方案中，由于DTE过程在沟道长度方向产生的张应力，使得PMOS在沟道长度方向的压应力被释放，因而会导致PMOS的性能存在一定的下降。
[0005]在现有技术中，对SRAM的单元稳定性和单元面积的要求越来越高。通常地，SRAM单元包括上拉晶体管(PU)、下拉晶体管(PD)和传输门晶体管(PG)，其中，上拉晶体管为PM0S，下拉晶体管和传输门晶体管为NMOS。SRAM能够以高的读取和写入速度存储信息，图3示出了现有技术中的一种SRAM单元的典型结构。对于SRAM而言，读取静态噪声裕量(readstatic noise margin ;RS匪)越来越难以满足实际应用的要求。而提高SRAM的β比率(β rat1)，可以提高读取静态噪声裕量(RS匪)。因此，如何提高SRAM的β比率(Prat1)进而提高读取静态噪声裕量，已成为现有技术中亟待解决的一个技术问题。
[0006]因此，为解决上述技术问题，本发明提出一种新的半导体器件(SRAM或包括SRAM的半导体器件)的制造方法。
【发明内容】
[0007]针对现有技术的不足，本发明提供一种半导体器件的制造方法，可以提高SRAM的β比率。
[0008]本发明实施例提供一种半导体器件的制造方法，所述方法包括:
[0009]步骤SlOl:提供半导体衬底，在所述半导体衬底上定义有源区；
[0010]步骤S102:在所述半导体衬底上形成扩散阻挡层；
[0011]步骤S103:对所述扩散阻挡层进行刻蚀，保留所述扩散阻挡层位于传输门晶体管的沟道宽度方向的部分，去除所述扩散阻挡层位于其他区域的部分；
[0012]步骤S104:进行扩散地形工程处理，以提高上拉晶体管与下拉晶体管的性能并保持甚至降低传输门晶体管的性能。
[0013]可选地，在所述步骤S103中，还保留所述扩散阻挡层位于上拉晶体管的沟道长度方向的部分。
[0014]可选地，在所述步骤S102中，所述扩散阻挡层为压应力薄膜；并且，在所述步骤S104中，在进行扩散地形工程处理的同时，所述扩散阻挡层被保留的部分的压应力被转移到传输门晶体管的沟道宽度方向。
[0015]可选地，在所述步骤S102中，所述扩散阻挡层为压应力薄膜；并且，在所述步骤S104中，在进行扩散地形工程处理的同时，所述扩散阻挡层被保留的部分的压应力被转移到传输门晶体管的沟道宽度方向以及上拉晶体管的沟道长度方向。
[0016]可选地，在所述步骤S102中，所述压应力薄膜的材料为压应力氮化硅。
[0017]可选地，在所述步骤S104中，所述扩散地形工程处理在含氢气的退火条件下进行。
[0018]可选地，在所述步骤S104中，所述扩散地形工程处理的持续时间为5-120秒。
[0019]可选地，在所述步骤S104之后还包括步骤S105:
[0020]去除所述扩散阻挡层被保留的部分。
[0021]可选地，在所述步骤S105中，去除所述扩散阻挡层被保留的部分所采用的方法为湿法剥离。
[0022]可选地，在所述步骤S105之后还包括步骤S106:在所述有源区形成上拉晶体管、下拉晶体管和传输门晶体管。
[0023]本发明的半导体器件的制造方法，通过在设置扩散阻挡层之后进行扩散地形工程(DTE)处理，可以提高上拉晶体管和下拉晶体管的性能、保持甚至降低传输门晶体管的性能，从而提高SRAM的β比率，因此可以提高半导体器件的性能。
【附图说明】
[0024]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0025]附图中:
[0026]图1为通过应力改善PMOS和NMOS的性能时所需的应力的方向的示意图；其中，图1A示意了提升NMOS的性能所需的应力，图1B示意了提升PMOS的性能所需的应力；
[0027]图2为现有技术中的DTE技术的原理图；其中，图2Α为现有技术中的一种器件沿Y方向的TEM图，图2Β为DTE技术的应力模拟图；
[0028]图3为现有技术中的一种SRAM单元的结构示意图；
[0029]图4Α至图4Ε为本发明实施例的半导体器件的制造方法的相关步骤形成的结构的不意图；其中，
[0030]图4Α-1为形成有源区后的器件结构的俯视图，图4Α-2为沿图4Α-1中线ΑΑ’的剖视图；
[0031]图4Β-1为形成压应力薄膜后的器件结构的俯视图，图4Β-2为沿图4Β_1中线ΑΑ’的剖视图；
[0032]图4C-1为去除部分压应力薄膜后的器件结构的俯视图，图4C-2为沿图4C_1中线ΑΑ’的剖视图，图4C-3为沿图4C-1中线ΒΒ’的剖视图；
[0033]图4D-1为进行DTE后的器件结构的示意性俯视图，图4D_2为沿图4D_1中线AA’的示意性剖视图，图4D-3为沿图4D-1中线BB’的示意性剖视图；
[0034]图4E-1为去除剩余的压应力薄膜后的器件结构的俯视图，图4E-2为沿图4E_1中线AA’的剖视图，图4E-3为沿图4E-1中线BB’的剖视图；
[0035]图5为本发明实施例的半导体器件的制造方法的一种示意性流程图。
【具体实施方式】
[0036]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0037]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0038]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0039]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0040]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0041]这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非