半浮栅存储器单元及半浮栅存储器阵列的制作方法
【技术领域】
[0001]本发明属于半导体存储器技术领域，涉及一种动态随机存储器，特别是涉及一种半浮栅存储器单元及其半浮栅存储器阵列。
【背景技术】
[0002]半导体存储器被广泛应用于各种电子产品之中。不同应用领域对半导体存储器的构造、性能和密度有着不同的要求。如静态随机存储器(SRAM)拥有很高的随机存取速度和较低的集成密度，而标准的动态随机存储器(DRAM)则具有很高的集成密度和中等的随机存取速度。当今随着半导体存储器市场需求的不断扩大，动态随机存储器技术加速发展，许多制约动态随机存储器产品应用的难题正在被不断攻克。
[0003]中国专利申请200810043070.X公开了一种“半导体存储器器件、半导体存储器阵列及写入方法”，该半导体存储器器件的工作原理是浮栅用于存储电荷，然后通过一个以漏极接触体为栅极的栅控二极管对浮栅进行充电或者放电。在由该半导体存储器单元组成的半导体存储器阵列中，对选中的其中一个半导体存储器单元的浮栅写入、擦除或读取数据时，施加在位线上的电压会同时作用于栅控二极管的栅极上，这对同一位线上的其它半导体存储器单元的存储状态将产生位线电压干扰，直接影响半导体存储器芯片的存储性能。
[0004]中国专利申请201310119651.8提出了一种U形沟道的半导体器件及其制造方法，该U形沟道的半导体器件沿电流沟道长度方向的剖面结构如图1所示，其原理是浮栅205用于存储电荷，然后通过一个以浮栅晶体管的控制栅207为栅极的栅控二极管对浮栅晶体管的浮栅205进行充电或者放电。在由该半导体器件单元组成的半导体存储器阵列中，对选中的其中一个半导体器件单元的浮栅写入、擦除或读取数据时，施加在字线上的电压会同时作用于栅控二极管的栅极上，这对同一字线上的其它半导体器件单元的存储状态将产生字线电压干扰，直接影响半导体存储器芯片的存储性能。
【发明内容】
[0005]本发明的目的是为克服现有技术的不足而提供一种半浮栅存储器单元及半浮栅存储器阵列，本发明能够降低半浮栅存储器阵列中一个半浮栅存储器单元进行写入、擦除或读取数据时，位线电压和字线电压对其它半浮栅存储器单元的存储状态产生的位线电压和字线电压干扰，从而有效地提高半导体存储器芯片的性能。
[0006]本发明的目的将通过以下技术方案实现:
一种半浮栅存储器单元，包括:
设有U形沟道区的第一种掺杂类型的半导体衬底；
在所述半导体衬底内设有第二种掺杂类型的源区和漏区，该源区和漏区凹陷在所述半导体衬底内，所述U形沟道区设于所述源区与漏区之间；
在U形沟道区上设有第一层绝缘薄膜；
在第一层绝缘薄膜上设有第一种掺杂类型的浮栅，该浮栅在靠近源区的一侧设有缺 π ；
设有包括第二层绝缘薄膜、栅极、源端、漏端的垂直沟道的隧穿晶体管，该隧穿晶体管的源端/漏端与所述浮栅相连，漏端/源端与所述漏区相连，第二层绝缘薄膜将栅极与漏区隔离；特别需要说明的是:该隧穿晶体管的源端/漏端与所述浮栅相连、漏端/源端与所述漏区相连是指，当隧穿晶体管的源端与浮栅相连，则漏端与漏区相连；当隧穿晶体管的漏端与浮栅相连时，则源端与漏区相连；
在所述缺口内设有控制栅以及第三层绝缘薄膜，第三层绝缘薄膜将控制栅与浮栅隔离。
[0007]优选的，上述的一种半浮栅存储器单元，其中:所述浮栅为多晶硅、钨或氮化钛中的任意一种。
[0008]优选的，上述的一种半浮栅存储器单元，其中:所述控制栅为多晶硅栅或金属栅。
[0009]优选的，上述的一种半浮栅存储器单元，其中:所述第一层绝缘薄膜、第二层绝缘薄膜、第三层绝缘薄膜的材质分别为氧化硅、氮化硅、氮氧化硅和具有高介电常数的绝缘材料中的一种或一种以上的叠层。
[0010]优选的，上述的一种半浮栅存储器单元，其中:所述第一种掺杂类型为P型掺杂、第二种掺杂类型为η型掺杂，或者所述第一种掺杂类型为η型掺杂、第二种掺杂类型为P型掺杂。
[0011]本发明提出的一种半浮栅存储器阵列，包括由多个如上述的任一半浮栅存储器单元，还包括设有多条源线、多条字线、多条选择线和多条位线，其中:
所述半浮栅存储器单元的源区与所述多条源线中的任意一条相连接；
所述半浮栅存储器单元的控制栅与所述多条字线中的任意一条相连接；
所述隧穿晶体管的栅极与所述多条选择线中的任意一条相连接；
所述半浮栅存储器单元的漏区与所述多条位线中的任意一条相连接；
所述多条字线中的任意一条和所述多条位线中的任意一条的组合可选中一个独立的半浮栅存储器单元。
[0012]本发明与现有技术相比其显著优点在于:
一是本发明将浮栅晶体管的控制栅和隧穿晶体管的栅极分开控制，在对选中的半浮栅存储器阵列中的其中一个半浮栅存储器单元进行写入、擦除或读取数据时，可以对隧穿晶体管的栅极施加不同于位线和字线的电压，从而可以减小位线电压和字线电压对半浮栅存储器阵列中的其它半浮栅存储器单元的存储状态的影响，提高半导体存储器芯片的存储性倉泛;
二是本发明控制栅形成于浮栅靠近源区一侧的缺口内，而垂直沟道的隧穿晶体管的栅极形成于漏区之上，这样能够使浮栅晶体管的控制栅和隧穿晶体管的栅极通过自对准工艺形成，简化半浮栅存储器单元的制造工艺，进而降低制造难度和成本。
【附图说明】
[0013]图1是中国专利申请201310119651.8中的U形沟道的半导体器件的剖面示意图； 图2是本发明提出的半浮栅存储器单元的一个实施例的剖面示意图；
图3至图7是本发明提出的半浮栅存储器单元的一个实施例的制造工艺流程示意图；图8是本发明提出的半浮栅存储器阵列的一个实施例的等效电路示意图。
【具体实施方式】
[0014]为清楚地说明本发明的【具体实施方式】，说明书附图中所列示图，放大了本发明所述的层和区域的厚度，且所列图形大小并不代表实际尺寸；附图是示意性的，不应限定本发明的范围。说明书中所列实施例不应仅限于附图中所示区域的特定形状，而是包括所得到的形状如制造引起的偏差等、再如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中均以矩形表示。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体晶片，可能包括在其上所制备的其它薄膜层。
[0015]下面结合附图和实施例对本发明的【具体实施方式】作进一步详细的说明。
[0016]图2是本发明提出的半浮栅存储器单元的一个实施例的沿该半浮栅存储器单元的电流沟道长度方向的剖面图。如图2所示，本发明的半浮栅存储器单元包括一个具有第一种掺杂类型的半导体衬底300，半导体衬底300的材质为硅或绝缘体上的硅；凹陷在半导体衬底300内形成有具有第二种掺杂类型的源区305和漏区306，该第二种掺杂类型与第一种掺杂类型为相反的掺杂类型，如第一种掺杂类型为P型，则第二种掺杂类型为η型，或者第一种掺杂类型为η型，则第二种掺杂类型为P型；凹陷在半导体衬底300内且介于源区305与漏区306之间形成的U形沟道区30，当该半浮栅存储器单元开启时，电流会通过U形沟道区30在源区305和漏区306之间流动。
[0017]在U形沟道区30之上设有第一层绝缘薄膜301，该第一层绝缘薄膜301的材质为氧化硅、氮化硅、氮氧化硅和高介电常数的绝缘材料中的一种或一种以上的叠层，其中高介电常数的绝缘材料包括但不局限于为氧化铪；在第一层绝缘薄膜301上设有一个作为电荷存储节点的具有第一种掺杂类型的浮栅302，该浮栅302向漏区306的一侧延伸，且在靠近源区305的一侧形成有一个缺口 32 (示意的虚线框范围)，浮栅302的材质为多晶硅、钨或氮化钛。
[0018]在浮栅302的缺口 32内设有控制栅304a，在该控制栅304a与浮栅302之间设有第三层绝缘薄膜303a ;控制栅304a可通过电容耦合作用于浮栅302之上；第三层绝缘薄膜303a的材质为氧化硅、氮化硅、氮氧化硅和高介电常数的绝缘材料中的一种或一种以上的叠层，其中高介电常数的绝缘材料包括但不局限于为氧化铪；控制栅304a的材质为多晶硅栅或金属栅。
[0019]在漏区306之上设有一个包含有源端/漏端313、漏端/源端311、栅极304b的垂直沟道的隧穿晶体管31，隧穿晶体管31的源端/漏端313与浮栅302相连