具有增大沟道区有效宽度的非易失性存储器单元及其制作方法
【专利说明】具有増大沟道区有效宽度的非易失性存储器单元及其制作方法
[0001]相关申请案
[0002]本申请要求2013年3月14日提交的美国临时申请N0.61/784，556的权益，并且该美国临时申请以引用方式并入本文中。
技术领域
[0003]本发明涉及非易失性存储器装置。
【背景技术】
[0004]分裂栅非易失性存储器装置在本领域中是已知的。例如，美国专利7，927，994公开一种分裂栅非易失性存储器单元，该美国专利出于所有目的以引用的方式并入本文中。图1示出形成在半导体衬底12上的此类分裂栅存储器单元的例子。源极区16和漏极区14在衬底12中形成为扩散区，并且两者间限定了沟道区18。该存储器单元包括四个导电栅极:浮栅22，其设置在沟道区18的第一部分和源极区16的一部分上方并且与之绝缘；控制栅26，其设置在浮栅22上方并且与之绝缘；擦除栅24，其设置在源极区16上方并且与之绝缘；以及选择栅20，其设置在沟道区18的第二部分上方并且与之绝缘。导电触点10可被形成为电连接到漏极区14。
[0005]该存储器单元被布置成阵列，其中此类存储器单元的列被隔离区的列分开。隔离区是衬底上形成了绝缘材料的部分。熟知的隔离区形成技术是STI，其涉及向衬底的表面中形成沟槽，并且用绝缘材料(例如，二氧化硅-氧化物)填充沟槽。STI绝缘材料28的上表面通常与衬底12的表面齐平或稍微高于衬底12的表面。图2示出该存储器单元和隔离区28的常规布置方式。用于整行存储器单元的选择栅20被形成为延伸跨越多列STI绝缘材料28的单条导电线(通常称为字线)。控制栅26类似地形成为沿着该行存储器单元延伸的连续控制栅线，如同擦除栅24 —样。
[0006]随着装置的几何形状不断缩小，在较低电压下操作存储器单元阵列变得越来越难。例如，降低读取电压(例如，漏极14上的正电压)会导致读取单元电流(在沟道区18中)变低，而降低选择栅电压会导致亚阈值漏电流变高。升高选择栅电压来抑制漏电流将导致抑制读取单元电流。因此，需要在不影响亚阈值泄漏的情况下改善读取操作期间的单元电流。
【发明内容】
[0007]本发明通过提供一种存储器装置阵列来解决上述问题和需要，所述存储器装置阵列包括半导体材料衬底以及间隔开的隔离区，所述半导体材料衬底具有第一导电类型和表面；所述间隔开的隔离区形成在衬底中，基本上彼此平行且在第一方向上延伸，在每对相邻的隔离区之间有一个有源区。每个隔离区都包括形成到衬底的表面中的沟槽以及形成在沟槽中的绝缘材料，其中绝缘材料顶表面的至少若干部分凹陷以低于衬底表面。每个有源区都包括一列存储器单元。每个存储器单元都包括:间隔开的第一区域和第二区域，这两个区域形成在衬底中并且具有不同于第一导电类型的第二导电类型，其中衬底的沟道区设置在第一区域与第二区域之间；浮栅，其设置在沟道区的第一部分上方并且与之绝缘；以及选择栅，其设置在沟道区的第二部分上方并且与之绝缘。选择栅被形成为连续字线，每一条字线各自在垂直于第一方向的第二方向上延伸并且各自形成用于每列存储器单元中的一个存储器单元的选择栅。每条字线的若干部分向下延伸到沟槽中并且在隔离区的绝缘材料上方延伸，使得每个存储器单元的字线都设置在衬底顶表面上方并与衬底顶表面绝缘，并且邻近于沟槽侧壁横向设置并与沟槽侧壁绝缘。
[0008]—种形成存储器装置阵列的方法包括:提供半导体材料衬底，该衬底具有第一导电类型和表面；以及在衬底中形成间隔开的隔离区，这些隔离区基本上彼此平行并且在第一方向上延伸，其中每对相邻隔离区之间有一个有源区。每个隔离区都通过以下步骤形成:向衬底的表面中形成沟槽，并且在沟槽中形成绝缘材料，其中绝缘材料顶表面的至少若干部分凹陷以低于衬底表面。该方法还包括在每个有源区中形成一列存储器单元，其中形成每个存储器单元包括:在衬底中形成间隔开的第一区域和第二区域，这两个区域具有不同于第一导电类型的第二导电类型，其中衬底的沟道区设置在第一区域与第二区域之间；形成位于沟道区第一部分上方并且与之绝缘的浮栅；以及形成位于沟道区的第二部分上方并且与之绝缘的选择栅。选择栅被形成为连续字线，其中每一条字线各自在垂直于第一方向的第二方向上延伸并且各自形成用于每列存储器单元中的一个存储器单元的选择栅极。每条字线的若干部分向下延伸到沟槽中并且在隔离区的绝缘材料上方延伸，使得每个存储器单元的字线都设置在衬底顶表面上方并与衬底顶表面绝缘，并且邻近于沟槽侧壁横向设置并与沟槽侧壁绝缘。
[0009]通过查看说明书、权利要求和附图，本发明的其他对象和特征将变得显而易见。
【附图说明】
[0010]图1是常规存储器单元的侧面横截面图。
[0011]图2是常规存储器单元阵列的透视横截面图。
[0012]图3是本发明的存储器单元阵列的透视横截面图。
[0013]图4A是在本发明的方法的第一步中用来形成隔离区的半导体衬底的俯视图。
[0014]图4B是沿着线4B-4B所截取的结构的横截面图，其示出本发明的初始处理步骤。
[0015]图4C是该结构的俯视图，其示出处理图4B的结构过程中的下一个步骤，在该步骤中限定了隔离区。
[0016]图4D是沿着线4D-4D所截取的图4C的结构的横截面图，其示出在该结构中形成的隔离沟槽。
[0017]图4E是图4D的结构的横截面图，其示出在隔离沟槽中形成材料的隔离块。
[0018]图4F是图4E的结构的横截面图，其示出隔离区的最终结构。
[0019]图5A至图5L是沿着线5A-5A所截取的图4F的半导体结构的侧面横截面图，其依序示出在形成本发明的非易失性存储器阵列的过程中处理半导体结构的步骤。
[0020]图6是示出用于形成选择栅和擦除栅的替代实施例的侧面横截面图。
【具体实施方式】
[0021]本发明通过增大位于至少选择栅下方的沟道区的有效宽度，使其比相邻隔离区(传统上，该隔离区限定沟道区的宽度)之间的距离更宽，来解决上述问题。这种修改在不影响亚阈值泄漏的情况下改善了读取操作期间的单元电流。
[0022]图3示出具有加大有效沟道区宽度的存储器单元配置，该配置与图2所示的配置类似(其中类似元件用相同参考标号标识)。主要不同在于，对于隔离材料128在字线120之下的部分，隔离材料128的顶部，凹陷以低于衬底12的顶表面12a，并且字线120向下延伸到低于隔离区中衬底12的表面12a。这样一来，字线120最终在隔离区列128之间环绕衬底12。这种配置导致每个选择栅20下方的有效沟道区宽度W大于相邻隔离区之间的距离D。每个选择栅20下方的较大有效沟道区宽度W在不影响亚阈值泄漏的情况下改善了读取操作期间的单元电流。
[0023]图4A至图4F和图5A至图5L中示出了形成图3的存储器单元配置的方法。此方法以半导体衬底12开始，该半导体衬底优选地为P型的且在现有技术中是众所周知的。
[0024]隔离区的形成
[0025]图4A至图4F示出了在衬底上形成隔离区的众所周知的STI方法。参考图4A，其示出了半导体衬底12(或半导体阱)的俯视平面图，半导体衬底12可优先选择为P型并且在现有技术中是众所周知的。第一材料层30及第二材料