半导体器件的形成方法
【技术领域】
[0001]本发明涉及半导体制造领域技术，特别涉及半导体器件的形成方法。
【背景技术】
[0002]半导体器件按照功能区分可主要分为核心(Core)器件和周边(I/O)器件(或称为输入/输出器件)。按照半导体器件的电性类型区分，核心器件可分为核心NMOS器件和核心PMOS器件,输入/输出器件可分为输入/输出NMOS器件和输入/输出PMOS器件。
[0003]通常情况下，输入/输出器件的工作电压比核心器件的工作电压大的多，为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，输入/输出器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。
[0004]而随着半导体制造技术的飞速发展，集成电路朝向高器件密度、高集成度方向发展，核心器件和输入/输出器件中的栅介质层的厚度不断减小，栅介质层的厚度的减小带来漏电流增大的问题。
[0005]为解决漏电流增大的问题，当前提出的解决方法是，采用高k栅介质层材料代替传统的二氧化硅栅介质层材料，并使用金属作为栅电极层材料，以避免高k栅介质层材料与传统栅电极层材料发生费米能级钉扎效应。
[0006]然而，现有技术形成的半导体器件依然存在电学性能差的问题，并且半导体器件的形成工艺复杂。
【发明内容】
[0007]本发明解决的问题是提供一种半导体器件的形成方法，在满足核心器件和输入/输出器件对栅介质层厚度的要求的同时，提高形成的栅介质层的质量，从而提高半导体器件的电学性能。
[0008]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供包括第一区域和第二区域的衬底，在所述第一区域衬底表面形成有第一伪栅结构，在所述第二区域衬底表面形成有第二伪栅结构；在所述第一区域和第二区域衬底表面形成层间介质层，且所述层间介质层顶部与第一伪栅结构和第二伪栅结构顶部齐平；去除所述第一伪栅结构和第二伪栅结构，直至暴露出衬底表面，在第一区域层间介质层内形成第一凹槽，在第二区域层间介质层内形成第二凹槽；对所述第二凹槽底部的衬底进行掺杂处理，提高氧化工艺氧化第二凹槽底部衬底的氧化速率；采用氧化工艺对所述第一凹槽底部的衬底、掺杂处理后第二凹槽底部的衬底进行氧化处理，在第一凹槽底部形成第一栅介质层，同时在第二凹槽底部形成第二栅介质层，且所述第一栅介质层厚度小于第二栅介质层厚度；在所述第一栅介质层表面以及第二栅介质层表面形成栅极，且所述栅极填充满所述第一凹槽和第二凹槽。
[0009]可选的，所述掺杂处理的掺杂离子为氯离子、氟离子或溴离子。
[0010]可选的，采用离子注入工艺进行所述掺杂处理。
[0011]可选的，所述离子注入工艺的工艺参数为:注入离子为氟离子、氯离子、溴离子、含氟离子、含氯离子或含溴离子，离子注入能量为200ev至lOkev，离子注入剂量为IEHatom/cm2 至 lE16atom/cm2。
[0012]可选的，所述第一栅介质层和第二栅介质层的材料为氧化硅。
[0013]可选的，所述氧化工艺为热氧化工艺。
[0014]可选的，所述热氧化工艺的工艺参数为:反应气体包括02、H2和N2，其中，O2流量为0.1slm至20slm, H2流量为0.1slm至20slm, N2流量为0.1slm至50slm,反应腔室温度为650度至1000度，反应腔室压强为0.1托至760托，反应时长为5秒至10分。
[0015]可选的，所述第一伪栅结构包括第一伪栅介质层、位于第一伪栅介质层表面第一伪栅导电层；所述第二伪栅结构包括第二伪栅介质层、位于第二伪栅介质层表面的第二伪栅导电层。
[0016]可选的，去除所述第一伪栅结构和第二伪栅结构的工艺步骤包括:采用干法刻蚀工艺刻蚀去除第一伪栅导电层和第二伪栅导电层；采用湿法刻蚀工艺刻蚀去除第一伪栅介质层和第二伪栅介质层。
[0017]可选的，所述第一伪栅结构和第二伪栅结构的形成步骤包括:在所述第一区域和第二区域衬底表面形成伪栅介质膜、以及位于伪栅介质膜表面的伪栅导电膜；在所述伪栅导电膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述伪栅导电膜和伪栅介质膜，在第一区域衬底表面形成第一伪栅结构，在第二区域衬底表面形成第二伪栅结构。
[0018]可选的，采用化学气相沉积工艺形成所述伪栅介质膜。
[0019]可选的，所述伪栅介质膜的材料为氧化硅；所述伪栅导电膜的材料为多晶硅。
[0020]可选的，在形成所述层间介质层之前，还包括步骤:在所述第一伪栅结构两侧的第一区域衬底内形成第一掺杂区；在所述第二伪栅结构两侧的第二区域衬底内形成第二掺杂区。
[0021 ] 可选的，所述栅极的材料为多晶硅或掺杂的多晶硅。
[0022]可选的，所述栅极为金属栅极。
[0023]可选的，形成所述金属栅极的工艺步骤包括:在所述第一栅介质层表面、第二栅介质层表面、第一凹槽侧壁表面以及第二凹槽侧壁表面形成高k栅介质层；在所述高k栅介质层表面形成金属栅电极层，且所述金属栅电极层填充满第一凹槽和第二凹槽；去除高于层间介质层顶部的高k栅介质层和金属栅电极层，使得金属电极层与层间介质层齐平，获得栅极。
[0024]可选的，所述高k栅介质层的材料为相对介电常数大于氧化硅的相对介电常数的材料。
[0025]可选的，所述高k 栅介质层的材料为 Hf02、HfS1, HfS1N, HfTaO, HfT1, HfZrO,ZrO2 或 Al2O3。
[0026]可选的，所述金属栅电极层的材料为Al、Cu、Ag、Au、Pt、N1、T1、TiN, TaN, Ta、TaC,TaSiN、W、WN 或 WSi。
[0027]可选的，所述第一区域为待形成核心器件的区域，所述第二区域为待形成输入/输出器件的区域。
[0028]与现有技术相比，本发明的技术方案具有以下优点:
[0029]本发明实施例中，在形成层间介质层后，去除第一伪栅结构和第二伪栅结构，直至暴露出衬底表面，在第一区域层间介质层内形成第一凹槽，在第二区域层间介质层内形成第二凹槽；对第二凹槽底部的衬底进行掺杂处理，提高氧化工艺氧化第二凹槽底部衬底的氧化速率；当采用氧化工艺对第一凹槽底部衬底、第二凹槽底部衬底进行氧化处理时，在第一凹槽底部形成第一栅介质层，在第二凹槽底部形成第二栅介质层，由于所述氧化工艺对第二凹槽底部衬底的氧化速率比对第一凹槽底部衬底的氧化速率大的多，因此形成的第一栅介质层厚度小于第二栅介质层厚度，满足第一区域和第二区域对栅介质层厚度不同的需求。同时，由于本发明实施例在刻蚀去除第一伪栅结构和第二伪栅结构之后，在第一区域衬底表面形成第一栅介质层，在第二区域衬底表面形成第二栅介质层，避免了所述刻蚀工艺对第一栅介质层和第二栅介质层造成刻蚀损伤，提高了形成的第一栅介质层和第二栅介质层的性能，从而提高半导体器件的电学性能。
[0030]并且，本发明实施例在形成第一栅介质层的同时，在第二区域形成第二栅介质层，与现有技术相比，本发明实施例的工艺步骤明显减少，降低了半导体器件的工艺难度。
[0031]进一步，本发明实施例掺杂离子为卤族离子，具体的，所述卤族离子为氯离子、氟离子或溴离子，所述卤族离子在氧化工艺中起到催化剂的作用，提高氧化工艺对氧化速率，使得形成的第二栅介质层的厚度大于第一栅介质层的厚度。具体的，当氧化反应中的O2与衬底材料发生氧化反应形成S12膜时，S12膜材料中具有氯族离子，所述氯族离子具有弱化S12材料中的S1-O键能的作用，因此O2能够很快的通过S12膜扩散进入材料为Si的衬底内；因此当衬底内掺杂有氯族离子时，O2与衬底材料Si发生氧化反应的速率更快，从而使第二栅介质层的厚度大于第一栅介质层的厚度。
[0032]进一步，本发明实施例中氧化工艺为热氧化工艺，采用热氧化工艺形成第一栅介质层和第二栅介质层时，氧化部分厚度的衬底形成第一栅介质层和第二栅介质层，因此第一栅介质层和衬底之间、第二栅介质层和衬底之间的界面缺陷(如界面孔洞、位错等界面缺陷)非常少，第一栅介质层与衬底之间、第二栅介质层与衬底之间的界面性能好，从而避免界面缺陷带来的漏电或电击穿问题，提高形成的半导体器件的电学性能。
[0033]进一步，本发明实施例中第一伪栅结构包括第一伪栅介质层和第一伪栅导电层，所述第一伪栅介质层起到刻蚀停止作用，防止刻蚀去除第一伪栅导电层的刻蚀工艺对衬底造成不必要的刻蚀。
[0034]更进一步，本发明实施例采用化学气相沉积工艺形成所述伪栅导电膜，图形化伪栅导电膜形成第一伪栅介质层和第二伪栅介质层，因此所述第一伪栅介质层和第二伪栅介质层是经由化学气相沉积工艺形成的；对于湿法刻蚀工艺而言，湿法刻蚀工艺对采用化学气相沉积工艺形成的膜的刻蚀速率较大，因此本发明实施例湿法刻蚀去除第一伪栅介质层和第二伪栅介质层的工艺难度低，减少湿法刻蚀工