半导体结构及其制造方法
【技术领域】
[0001]本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种存储器及其制造方法。
【背景技术】
[0002]近年来半导体元件的结构不断地改变，且元件的存储器储存容量也不断增加。存储装置是使用于许多产品之中，例如MP3播放器、数码相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，是需要制造高元件密度及具有小尺寸的存储装置。
[0003]因此，设计者们无不致力于开发一种三维存储装置，不但具有许多叠层平面而达到更高的记忆储存容量，具有更微小的尺寸，同时具备良好的特性与稳定性。
【发明内容】
[0004]根据一实施例，公开一种半导体结构，其包括一导电层、一导电条纹、一介电层、与一导电元件。导电层具有一第一导电材料。导电条纹与导电层位于相同的阶层，并具有一第二导电材料。第二导电材料是邻接导电性质不同的第一导电材料。导电元件与导电条纹交错配置，并通过介电层分开于导电条纹。
[0005]根据另一实施例，公开一种半导体结构的制造方法，其包括以下步骤。于一叠层结构中形成一第一通孔，以露出叠层结构具有一第一导电材料的一导电膜。形成一介电层于第一通孔中。以一导电插塞填充第一通孔。于叠层结构中形成露出介电层与导电膜的一第二通孔。移除第二通孔露出的部分导电膜，以形成由第二通孔向外延伸的一孔隙。以一第二导电材料填充孔隙。以一介电插塞填充第二通孔。
【附图说明】
[0006]图1A至图9绘示根据实施例的半导体结构的制造方法。
[0007]【符号说明】
[0008]102:叠层结构
[0009]104:导电膜
[0010]106:介电膜
[0011]108:存储器阵列区
[0012]110:第一通孔
[0013]112:介电层
[0014]114:导电插塞
[0015]116:上表面
[0016]118:侧壁
[0017]120:底表面
[0018]122:掩模层
[0019]124:开口
[0020]126:第二通孔
[0021]128:侧壁
[0022]130:侧壁
[0023]132:导电条纹轮廓
[0024]134:孔隙
[0025]136:接垫区
[0026]138:导电层
[0027]140:导电条纹
[0028]142:介电插塞
[0029]144:导电连接
[0030]146:导电元件
[0031]148:侧壁
[0032]150:侧壁
[0033]152:开口
【具体实施方式】
[0034]图1A至图9绘示根据实施例的半导体结构的制造方法。
[0035]请参照图1A与图1B的上视图与剖面图，叠层结构102包括交互叠层在基底(未绘示)上的导电膜104与介电膜106。其中为求简洁，本发明标示为「A」的图示仅绘示导电膜104其中一阶层中的结构。基底可包括硅晶圆、形成在硅材料上的外延层或掺杂层、绝缘层上覆硅(SOI)等合适的半导体材料。导电膜104是以第一导电材料形成。介电膜106是以氧化物形成。
[0036]请参照图2A与图2B，可利用光刻技术进行刻蚀步骤，于存储器阵列区108的叠层结构102的中形成第一通孔110(其中标示为「B」的图示为第一通孔110附近的结构)。可根据刻蚀时间控制第一通孔110停止在最底层的介电膜106上。
[0037]请参照图3A与图3B,形成介电层112于第一通孔110露出的导电膜104与介电膜106上。以导电材料填充第一通孔110以形成导电插塞114。一些实施例中，可利用化学机械研磨(CMP)移除形成在叠层结构102的上表面116上的导电材料(未显示)。如图3B所不，介电层112位于导电插塞114的侧壁118与底表面120上。介电层112可以是0N0结构、0Ν0Ν0结构、0Ν0Ν0Ν0结构、或由隧穿材料(tunneling material) /捕捉材料(trappingmaterial)/阻挡材料(blocking material)构成的多层结构,应用于与非门(NAND)的储存材料。其中，从内往外数的第一层氧化物与氮化物、以及第二层的氧化物(01N102)为隧穿材料，第二层氮化物(N2)为捕捉材料，第三层氧化物(03)、或第三层氧化物/氮化物或第四层氧化物(03/N3/04)为阻挡材料。
[0038]请参照图4A至图4C,形成图案化的掩模层122 (为求简洁，未显不于图4A)于叠层结构102上，并将掩模层122位于存储器阵列区108的图案开口 124向下转移至叠层结构102中，以形成第二通孔126 (其中标示为「C」的图示为第二通孔126附近的结构)。掩模层122可包括光刻胶或其他合适的材料，例如氮化硅，其可利用光刻技术进行刻蚀步骤进行图案化。
[0039]请参照图4A，形成的第二通孔126邻接在Z方向上的第一通孔110之间，并至少露出第一通孔110中的介电层112。一些实施例中，第二通孔126可更露出第一通孔110中的导电插塞114。至此步骤，第一通孔110与第二通孔126在Z方向上相连接的侧壁128、130组之间定义出往Z方向延伸的导电条纹轮廓132。
[0040]请参照图5A至图5C，移除导电膜104于存储器阵列区108中被第二通孔126露出的部分，以形成从第二通孔126的侧壁130 (亦即介电膜106的侧壁130)向外延伸、且介于介电膜106之间的孔隙134 ;而留下与存储器阵列区108互不重叠的接垫区136中的导电膜104，以形成导电层138。实施例中，是通过一刻蚀步骤移除导电膜104，此刻蚀步骤对于导电膜104 (或第一导电材料)的刻蚀速率高于对于介电层112、导电插塞114、介电膜106、及/或掩模层122的刻蚀速率，或实质上不移除介电层112、导电插塞114、介电膜106、及/或掩模层122。刻蚀步骤可为等向刻蚀工艺，包括湿法刻蚀或干法刻蚀法等。举例来说，在第一导电材料为多晶硅的例子当中，移除方法可包括CF4/02/N2混合气体的干法刻蚀，或使用氢<氧化四甲基铵(tetramethylammonium hydroxide ；TMAH)或热氨水(hot ammonia)的湿法刻蚀。孔隙134的外边缘轮廓并不限于如图所示的矩形，而会依刻蚀情况而变成其他轮廓，例如环形或不规则的形状等。
[0041]一些实施例中，虽然孔隙134是大面积形成，但由于第一通孔110中的介电层112与导电插塞114能支持孔隙134上、下侧的介电膜106彼此分开，且叠层结构102其他未形成孔隙134的区域(例如接垫区136)亦提供支撑的作用，因此存储器阵列区108中不同阶层的介电膜106能维持期望的分开位置，亦即孔隙134能具有期望的空间形态。
[0042]请参照图6A至图6C，以第二导电材料填充孔隙134，以形成往Z轴延伸且互相分开的导电条纹140。实施例中，不同阶层的导电条纹140是利用相同的沉积工艺同时形成，因此具有实质上均一的材料性质。一些实施例中，亦可进行退火工艺，例如激光退火工艺，以提升第二导电材料的性质。
[0043]如图6A所示，填充在孔隙134中的第二导电材料是邻接导电膜104留下的部分(或导电层138)，因此存储器阵列区108中的导电条纹140被电性连接至接垫区136中的导电层138。各导电阶层包括导电层138与导电条纹140。一些实施例中，还利用掩模层122进行等向性刻蚀工艺，以移除掩模层122所露出沉积在第二通孔126中或介电膜106的侧壁130上的第二导电材料(未显示)，以避免填充在不同阶层孔隙134中的第二导电材料彼此短接。
[0044]请参照图7A至图7C，利用介电材料填充第二通孔126，以形成介电插塞142。如图7A所示，导电条纹140是由相邻接的介电层112与介电插塞142