半导体器件的形成方法
【技术领域】
[0001]本发明涉及半导体制作领域技术，特别涉及一种半导体器件的形成方法。
【背景技术】
[0002]在目前的半导体产业中，集成电路产品主要可分为三大类型:逻辑晶体管、存储器件和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。
[0003]在存储器件中，近年来快闪存储器(flash memory,简称闪存)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。快闪存储器至少包括存储晶体管，还可以包括选择晶体管。
[0004]随着半导体技术发展，对快闪存储器进行更为广泛的应用，需要将快闪存储器与其他器件同时形成在一个芯片上，以形成嵌入式半导体器件。例如将快闪存储器内嵌置于中央处理器中，则需要使快闪存储器与嵌入的中央处理器平台进行兼容，并且保持原有的快闪存储器的规格及对应的电学性能。
[0005]对于嵌入式半导体器件来说，所述嵌入式半导体器件通常包括逻辑区、高压电路区、存储区，逻辑区为形成有逻辑晶体管的区域，高压电路区为形成有高压晶体管的区域，存储区为形成有存储晶体管的区域，存储区还可以形成有选择晶体管。
[0006]然而，现有技术形成的嵌入式半导体器件的电学性能有待提高。
【发明内容】
[0007]本发明解决的问题是提供一种半导体器件的形成方法，避免当逻辑晶体管的有源区尺寸大于存储晶体管的有源区尺寸时，对待形成逻辑晶体管的衬底造成刻蚀，提高半导体器件的电学性能。
[0008]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供包括第一区域和第二区域的衬底，所述衬底内形成有隔离结构，所述隔离结构顶部表面高于衬底表面，第一区域相邻隔离结构之间具有第一开口，第二区域相邻隔离结构之间具有第二开口，且所述第一开口尺寸大于第二开口尺寸，在第一开口内形成有填充满所述第一开口的填充层，所述填充层顶部与第一区域隔离结构顶部齐平；形成填充满所述第二开口的浮栅导电层，所述浮栅导电层还覆盖于隔离结构顶部表面以及填充层顶部表面；采用化学机械抛光工艺，去除高于所述隔离结构表面以及填充层表面的浮栅导电层，使第二区域的隔离结构顶部表面与浮栅导电层顶部表面齐平，且第一区域和第二区域的隔离结构顶部表面齐平；去除所述填充层；在所述第一区域和第二区域隔离结构表面、以及第二区域的浮栅导电层表面形成栅间介质层；去除所述第一区域的栅间介质层，直至暴露出第一区域衬底表面。
[0009]可选的，形成所述隔离结构的工艺步骤包括:在所述第一区域和第二区域衬底表面形成第一掩膜层，所述第一掩膜层具有开口，且第一区域相邻开口之间的距离大于第二区域相邻开口之间的距离；以所述第一掩膜层为掩膜刻蚀去除部分厚度的衬底，在第一区域和第二区域衬底内形成沟槽；形成填充满所述沟槽和开口的介质层，所述介质层还位于第一掩膜层表面；去除高于第一掩膜层表面的介质层，形成隔离结构。
[0010]可选的，去除所述第二区域的第一掩膜层，保留第一区域的第一掩膜层作为填充层。
[0011]可选的，所述填充层的材料为氮化硅、氮氧化硅、氮碳化硅或碳化硅。
[0012]可选的，去除第二区域的第一掩膜层的工艺步骤包括:在所述第一区域的第一掩膜层表面形成第二掩膜层，且刻蚀工艺对第一掩膜层的刻蚀速率大于对第二掩膜层的刻蚀速率；以所述第二掩膜层为掩膜，刻蚀去除第二区域的第一掩膜层；去除所述第二掩膜层。
[0013]可选的，所述第二掩膜层的材料为氧化硅或光刻胶。
[0014]可选的，所述第一掩膜层的厚度为1000埃至2000埃，所述第二掩膜层的厚度为50埃至100埃。
[0015]可选的，采用湿法刻蚀工艺刻蚀去除第二区域的第一掩膜层，湿法刻蚀的刻蚀液体为磷酸溶液。
[0016]可选的，所述第二掩膜层的材料为氧化硅时，采用湿法刻蚀工艺刻蚀去除所述第二掩膜层，湿法刻蚀的刻蚀液体为氢氟酸溶液。
[0017]可选的，采用化学机械抛光工艺，去除第一区域部分厚度的隔离结构和填充层，使第一区域和第二区域的隔离结构顶部表面齐平。
[0018]可选的，在形成所述栅间介质层之前或之后，刻蚀去除所述填充层。
[0019]可选的，还包括步骤:在形成所述隔离结构之前，在第一区域和第二区域衬底表面形成隧穿介质层，第一掩膜层位于隧穿介质层表面。
[0020]可选的，还包括步骤:在去除第二区域的第一掩膜层后，在第二区域衬底表面形成隧穿介质层。
[0021]可选的，在形成所述栅介质层之前，还包括步骤:刻蚀去除第一区域和第二区域部分厚度的隔离结构，暴露出浮栅导电层部分侧壁。
[0022]可选的，所述第一区域为待形成逻辑晶体管的区域，所述第二区域为待形成闪存器件的区域。
[0023]可选的，所述第二区域包括第三区域和第四区域，其中，所述第三区域为待形成高压晶体管的区域，所述第四区域为待形成闪存器件的区域。
[0024]可选的，所述闪存器件包括存储晶体管。
[0025]可选的，所述闪存器件还包括选择晶体管。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明实施例中，第一区域相邻隔离结构之间具有第一开口，第二区域相邻隔离结构之间具有第二开口，且第一开口尺寸大于第二开口，第一区域有源区大于第二区域有源区的需求；且在第一开口形成有填充满所述第一开口的填充层；在第二区域隧穿介质层表面形成填充满第二开口的浮栅导电层时，所述浮栅导电层覆盖于隔离结构顶部表面，且所述浮栅导电层还覆盖于所述填充层顶部表面；采用化学机械抛光工艺去除高于隔离结构表面以及填充层表面的浮栅导电层，使第二区域隔离结构顶部表面与浮栅导电层顶部表面齐平。本发明实施例在第一开口内形成有填充层，避免了由于第一开口尺寸大于第二开口尺寸而造成的第一开口内的浮栅导电层表面凹陷问题；并且由于填充层顶部与第一区域隔离结构顶部表面齐平，填充层的厚度均匀性好，在去除填充层时，第一区域衬底表面各区域的填充层被同时去除，且在第一区域形成的栅间介质层也具有较高的厚度均匀性，在去除第一区域的栅间介质层时，第一区域各区域的栅间介质层被同时去除，避免对栅间介质层下方的衬底造成刻蚀，提高第一区域有源区的质量，从而提高半导体器件的电学性能和可靠性。
[0028]进一步，本发明实施例中，在衬底表面形成图形化的第一掩膜层；以所述第一掩膜层为掩膜刻蚀去除部分厚度的衬底，在第一区域和第二区域衬底内形成沟槽；形成填充满沟槽的介质层，所述介质层还位于第一掩膜层表面；去除高于第一掩膜层表面的介质层形成隔离结构；去除第二区域的第一掩膜层，保留第一区域的第一掩膜层作为填充层。本发明实施例保留第一区域的第一掩膜层作为填充层，使得形成填充层的工艺简单，半导体器件的热预算保持不变，且避免了形成填充层的工艺对第二区域衬底或第二区域隔离结构造成损伤，进一步提高了形成的半导体器件的电学性能和可靠性。
[0029]更进一步，本发明实施例中第二掩膜层的材料为氧化硅，使得形成第二掩膜层的工艺简单，第二掩膜层的制作成本低；并且与第一掩膜层厚度相比，第二掩膜层的厚度明显小的多，具体的，第一掩膜层的厚度为1000埃至2000，第二掩膜层的厚度为50埃至100埃，防止刻蚀去除第二掩膜层的工艺对隔离结构造成过多的刻蚀，使第二区域隔离结构受到的损伤小，进一步提高半导体器件的电学性能和可靠性。
【附图说明】
[0030]图1至图3为一实施例半导体器件形成过程的剖面结构示意图；
[0031]图4至图15为本发明另一实施例半导体器件形成过程的剖面结构示意图。
【具体实施方式】
[0032]由【背景技术】可知，现有技术形成的半导体器件的电学性能有待提高。
[0033]针对半导体器件的形成方法进行研究，半导体器件的形成过程包括以下步骤:
[0034]请参考图1，提供衬底100，所述衬底100包括第一区域I，和第二区域II，，第一区域I，为逻辑区，第二区域II，为存储区；在所述衬底100表面依次形成隧穿介质层101以及图形化的掩膜层；以所述图形化的掩膜层为掩膜刻蚀所述隧穿介质层101以及衬底100，在第一区域I，和第二区域II，衬底100内形成第一沟槽；形成填充满所述第一沟槽且覆盖于图形化的掩膜层表面的介质层，去除高于图形化的掩膜层表面的介质层，在第一区域I，和第二区域，衬底100内形成隔离结构102 ;去除图形化的掩膜层，在第一区域I，相邻隔离结构102之间形成第二沟槽103，在第二区域II，相邻隔离结构102之间形成第三沟槽104。
[0035]请参考图2，形成填充满所述第二沟槽103 (请参考图1)、第三沟槽104 (请参考图1)的浮栅导电层105，且所述浮栅导电层105还位于隔离结构102表面。
[0036]请参考图3，采用化学机械抛光工艺平坦化所述浮栅导电层105，使剩余的浮栅导电层105顶部与隔离结构102顶部齐平。
[0037]由于第一区域I，为逻辑区，后续在第一区域I，形成逻辑晶体管，第二区域II，为存储区，后续在第二区域II，形成存储晶体管。为了满足某些特定的应用需求时，逻辑晶体管的尺寸比存储晶体管的尺寸大的多，因此第一区域I，相邻隔离结构102之间的尺寸比第二区域II，相邻隔离结构102之间的大的多，也就是说，第一区域I，的有源区尺寸比第二区域II，有源区尺寸大