薄膜晶体管的制作方法
【技术领域】
[0001]本发明是有关于一种电子元件，且特别是有关于一种薄膜晶体管。
【背景技术】
[0002]随着科技的发展，电子元件的微型化已成趋势。目前现有的金属氧化物薄膜晶体管(metal-oxide thin film transistor, MO-TFT)结构为底極极蚀刻中止(bottom gateetching stop)的结构。在上述结构中，源极与漏极位于同一膜层，且分别设于半导体层的两侧。蚀刻终止层(etching stop layer)具有暴露出半导体层顶面的两个接触孔(contacthole)。源极与漏极分别填入这两个接触孔而与半导体层电性连接。然而，这两个接触孔的设置不利于TFT尺寸的缩减，进而无法满足显示面板的高分辨率与窄边框的需求。
[0003]为了满足上述需求，已发展出源极以及漏极与半导体层之间具有不同接触结构的TFT。在此TFT结构中，半导体层覆盖源极，漏极则通过接触孔与半导体层电性连接。然而，在上述金属与半导体接面处的不同接触结构会形成不同的接触阻抗(contactresistance)。因此，发展一种可同时满足电性稳定度佳且尺寸小的TFT是有需要的。
【发明内容】
[0004]本发明提供一种薄膜晶体管，其具有电性稳定度佳且尺寸小的特性。
[0005]本发明的薄膜晶体管包括栅极、栅绝缘层、半导体层以及源极与漏极。栅绝缘层覆盖栅极。半导体层位于栅绝缘层上且配置在栅极上方。源极与漏极配置在栅绝缘层上且分别与半导体层电性连接。源极与漏极分别位于不同的膜层。源极与半导体层之间具有第一接触阻抗，漏极与半导体层之间具有第二接触阻抗，且第一接触阻抗小于第二接触阻抗。
[0006]基于上述，在本发明一实施例的薄膜晶体管中，源极与漏极分别位于不同的膜层而与半导体层电性连接，从而有助于薄膜晶体管尺寸的缩小。此外，在源极以及漏极与半导体层之间具有不同的接触阻抗的情况下，将接触阻抗高的作为漏极，而接触阻抗低的作为源极。如此一来，薄膜晶体管可具有更良好的电性稳定度。
[0007]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【附图说明】
[0008]图1是本发明第一实施例的薄膜晶体管的剖面示意图；
[0009]图2是具有图1的薄膜晶体管的像素结构的剖面示意图；
[0010]图3是本发明第二实施例的薄膜晶体管的剖面示意图；
[0011]图4是具有图3的薄膜晶体管的像素结构的剖面示意图；
[0012]图5是本发明第三实施例的薄膜晶体管的剖面示意图；
[0013]图6是具有图5的薄膜晶体管的像素结构的剖面示意图；
[0014]图7是本发明第四实施例的薄膜晶体管的剖面示意图；
[0015]图8是具有图7的薄膜晶体管的像素结构的剖面示意图；
[0016]图9是本发明第五实施例的薄膜晶体管的剖面示意图；
[0017]图10是具有图9的薄膜晶体管的像素结构的剖面示意图；
[0018]图11是现有的薄膜晶体管的电流-电压曲线图；
[0019]图12是图1的薄膜晶体管的电流-电压曲线图。
[0020]附图标记说明:
[0021]10、20、30、40、50:薄膜晶体管；
[0022]100:基板；
[0023]120:半导体层；
[0024]140:绝缘层；
[0025]160:保护层；
[0026]1000、2000、3000、4000、5000:像素结构；
[0027]W、W2:接触孔；
[0028]D:漏极；
[0029]G:栅极；
[0030]G1:栅绝缘层；
[0031]PE:像素电极；
[0032]S:源极；
[0033]S1、S1’:底面;
[0034]S2、S2，:顶面；
[0035]S3、S3’:侧面。
【具体实施方式】
[0036]图1是本发明第一实施例的薄膜晶体管的剖面示意图。请参照图1，本实施例的薄膜晶体管10配置在基板100上。就光学特性而言，基板100可为透光基板或不透光/反射基板。透光基板的材质可选自玻璃、石英、有机聚合物、其他适当材料或其组合。不透光/反射基板的材质可选自导电材料、金属、晶圆、陶瓷、其他适当材料或其组合。需说明的是，若基板100选用导电材料时，则需在基板100搭载薄膜晶体管的构件之前，在基板100上形成一绝缘层(未示出)，以避免基板100与薄膜晶体管的构件之间发生短路的问题。就机械特性而言，基板100可为刚性基板或可挠性基板。刚性基板的材质可选自玻璃、石英、导电材料、金属、晶圆、陶瓷、其他适当材料或其组合。可挠性基板的材质可选自超薄玻璃、有机聚合物(例如:塑料)、其他适当材料或其组合。
[0037]本实施例的薄膜晶体管10包括栅极G、栅绝缘层G1、半导体层120、绝缘层140以及源极S与漏极D。
[0038]如图1所示，栅极G配置在基板100上。在本实施例中，若所制造的薄膜晶体管10欲应用于显示领域，则在形成栅极G时，还可同时形成与栅极G电性连接的扫描线(未示出)。栅极G—般是使用金属材料。但本发明不限于此，在其他实施例中，栅极G也可以使用其他导电材料，其例如合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其组合。
[0039]如图1所示，栅绝缘层GI覆盖栅极G与基板100。栅绝缘层GI的材料可为无机材料、有机材料或上述材料的组合，其中无机材料例如氧化硅、氮化硅、氮氧化硅，但本发明不限于此。
[0040]漏极D配置在栅绝缘层GI上。漏极D的材质为金属。但本发明不限于此，在其他实施例中，漏极D也可以使用其他导电材料，其例如合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其组合。漏极D具有面向栅绝缘层GI的底面S1、背向底面S1的顶面S2以及连接底面S1与顶面S2的至少一侧面S3。
[0041]半导体层120位于栅绝缘层GI上且配置在栅极G上方。在本实施例中，半导体层120为完整且无接触孔的图案。在本实施例中，半导体层120的材质可为金属氧化物半导体，例如氧化铟镓锌(Indium-Gallium-Zinc Oxide, IGZ0)、氧化锌(ZnO)、氧化铟锌(Indium-Zinc Oxide, ΙΖ0)、氧化嫁锋(Gallium-Zinc Oxide, GZ0)、氧化锋锡(Zinc-TinOxide, ΖΤ0)、氧化铟锡(Indium_Tin Oxide, ΙΤ0)、氧化镍钴(NiCo204)等，但本发明不限于此，在其他实施例中，半导体层120的材质也可为非晶硅、单晶硅、多晶硅或其他适当材料。如图1所示，半导体层120覆盖漏极D的顶面S2以及至少一侧面S3。换言之，在本实施例中，漏极D与半导体层120之间的接触结构为共平面(coplanar)结构，漏极D可通过此结构与半导体层120电性连接。半导体层120具有面向栅绝缘层GI的底面S1’、背向底面S1’的顶面S2’以及连接底面S1’与顶面S2’的至少一侧面S3’。
[0042]源极S配置在栅绝缘层GI上。源极S的材质为金属。但本发明不限于此，在其他实施例中，源极S也可以使用其他导电材料，其例如合金、金属材料的氮化物、金属材