将vlsi可兼容的鳍结构与选择性外延生长集成并在其上制造器件的制作方法
【专利说明】
【背景技术】
技术领域
[0001]电路器件以及基于鳍的电路器件的制造和结构。
[0002]相关技术描述
[0003]半导体(例如，硅)衬底上的衬底(例如，集成电路(1C))晶体管、电阻、电容等上的电路器件的改进性能通常是在这些器件的设计、制造以及操作期间所考虑的主要因素。例如，在金属氧化物半导体(M0S)晶体管器件(如在互补金属氧化物半导体(CMOS)中使用的那些)的设计和制造或形成期间，通常期望提高N型M0S器件(n-MOS)沟道中电子的运动和提高P型M0S器件(p-MOS)沟道中带正电的空穴的运动。然而，由于在用于形成M0S的材料的层之间生成的晶格失配和缺陷而使性能和运动减慢。
[0004]对于一些C0MS实现，在硅上的晶格失配的材料(像II1-V材料)外延生长的共同集成(co-1ntegrat1n)是很大挑战。目前不存在先进的解决方案来将η-和p-MOS材料外延生长共同集成到单个硅衬底上。因此，在当前应用中，由于材料中的大晶格失配，当在硅材料衬底上生长新型材料(II1-V，锗(Ge))时会生成缺陷。这些应用也未能提供用于从相同的衬底上形成P-和η-型外延电子器件鳍两者的有效且可靠的工艺。
【附图说明】
[0005]图1是在衬底的顶面上形成浅沟槽隔离(STI)材料之后的半导体衬底基底的一部分的示意截面图。
[0006]图2示出了在形成STI区域和在STI区域之间的沟槽之后的图1的半导体衬底。
[0007]图3示出了在STI区域之间的沟槽中形成外延材料之后的图1的半导体衬底。
[0008]图4示出了在对形成于沟槽之上和形成于STI区域之上的外延材料进行抛光和图案化以形成第一和第二外延区域之后的图1的半导体衬底。
[0009]图5示出了在蚀刻STI区域以在经掩模的第一和第二外延区域之间形成第三沟槽；并在掩模、以及第三沟槽的壁和底部上形成间隔(spacer)材料的共形层之后的图1的半导体衬底。
[0010]图6示出了在从第三沟槽的底部蚀刻间隔材料的共形层，然后在第三沟槽中外延生长第二外延材料的区域之后的图1的半导体衬底。
[0011]图7示出了在去除之前的蚀刻掩模并且图案化第一和第二外延区域以形成器件鳍(device fins)之后的图1的半导体衬底。
[0012]图8示出了在从第一和第二外延区域的鳍去除之前的蚀刻掩模，采用STI填充第一和第二外延区域，以及对第三外延区域进行抛光和图案化以形成器件鳍之后的图1的半导体衬底。
[0013]图9示出了在鳍和外延区域上形成STI材料的层，对STI层进行抛光并凹入蚀刻(recess etching)经抛光的STI层以暴露电子器件鳍的器件侧壁或鳍的部分之后的图1的半导体衬底。
[0014]图10是用于在第一、第二和第三外延区域中形成不同类型材料的电子器件鳍的对的示例工艺。
[0015]图11示出了根据一个实现的计算设备。
【具体实施方式】
[0016]当在硅材料衬底(例如，单晶硅)上外延生长某些材料(例如，II1-V型、或锗(Ge)材料)时，材料中的大晶格失配可生成缺陷。在一些情况下，可从浅沟槽隔离(STI)区域之间的沟槽中的衬底表面外延生长材料。可图案化并蚀刻该生长以形成可在其中或其上形成器件的材料的“鳍”。因此，在从该生长图案化并蚀刻得到鳍之后，在可在其中或其上形成器件的材料的“鳍”中可能存在缺陷。如果这些缺陷在整个沟槽中传播，则它们可导致建立在器件层上的器件中的产率和变化问题，该器件层从在沟槽之上延伸的外延生长形成。该传播可存在于形成于鳍中的“鳍”器件中，图案化和蚀刻在沟槽上延伸的外延生长得到鳍。这种鳍器件可包括形成于“鳍”的侧壁中或上的鳍集成电路(1C)晶体管、电阻器、电容器等，“鳍”从半导体(例如，硅)衬底或其他材料生长或在半导体(例如，硅)衬底或其他材料上延伸。此类器件可以包括鳍金属氧化物半导体(M0S)晶体管器件，诸如在基于N型M0S器件(n-MOS)沟道中的电子的运动和P型M0S器件(p-MOS)沟道中带正电的空穴的运动的互补金属氧化物半导体(CMOS)中使用的那些。
[0017]本文中所描述的实施例提供了对仅在鳍的一个方向(沿着宽度W，诸如如图2中所示的)中捕捉缺陷的工艺的解决方案。解决方案可包括使用深宽比标志的概念的工艺，其中鳍的高度(H)大于宽度(W)。然而，该方案留下大量的缺陷在鳍的长方向朝向器件层传播。根据实施例，通过使沟槽的高度(H)大于沟槽的宽度(W)和长度(L)使得比率H/W> =1.5和H/L> = 1.5，由此通过沿着形成沟槽的STI的侧壁(例如，在W和长度L两者的方向上)捕捉缺陷，可避免此类缺陷。该比率可给予最小Η/W比率限制，来阻断形成于沟槽内的缓冲层中的许多缺陷。因此，本文所描述的方法可避免由于在层界面中的晶格失配引起的鳍中的结晶缺陷。例如，沟槽中的缺陷(例如，结晶缺陷)可能未延伸到外延区域(例如，区域的上部器件材料)中或不存在于外延区域(例如，区域的上部器件材料)中。因此，由该材料形成的鳍可提供电子器件材料(例如，阱和沟道)，在该电子器件材料中可形成无缺陷的基于鳍的器件。
[0018]此外，本文所描述的实施例提供了用于通过将超大规模集成(VLSI)可兼容的鳍结构与选择性外延生长集成并在其上制造器件，从相同衬底形成p-和Π-型外延电子器件鳍的更有效且可靠的工艺。这种集成可包括通过在形成于第一、第二和第三浅沟槽隔离(STI)区域之间的第一和第二沟槽底部处的衬底表面上同时外延生长第一外延材料的第一和第二外延区域，在第一、第二和第三外延区域中形成不同类型材料的电子器件鳍的对。沟槽高度可以是它们的宽度的至少1.5倍。然后，可图案化和蚀刻第二 STI区域以暴露衬底的顶面，从而在第一和第二外延区域之间形成第三沟槽。接着，可在第一和第二外延区域侧壁上形成间隔材料的层。然后，可在形成于第一和第二外延区域之间的第三沟槽的底部处的衬底表面上外延生长第二外延材料(例如，与第一材料不同的Ρ-或Ν-型材料)的第三外延区域。然后可图案化和蚀刻第一、第二和第三外延区域以从第一、第二和第三外延区域形成第一、第二和第三对电子器件鳍。可在每个鳍的至少一个器件侧壁上形成晶体管器件(可选的)。
[0019]因此，本文所描述的实施例提供⑴将η-和p-mos (例如，在从这些材料/区域蚀刻电子器件鳍之前，形成η-和p-mos两者的外延沟槽材料或区域)共同集成到相同的硅表面上(例如，并且在本文所指出的某些长度L、宽度W、和高度Η要求内)以用于CMOS实现；
(2)大大减少传播至η-和ρ-侧电子器件鳍两者上的器件层的缺陷；(3)沿着电子器件鳍(垂直或高度)方向和垂直于电子器件鳍(垂直或高度)方向两者捕获缺陷，从而最小化到达有源器件层或器件鳍的缺陷的密度(例如，诸如通过沿着鳍的宽度和长度两者捕捉55度
(110)定向的缺陷提供结晶缺陷的双向深宽比(例如，选择性外延)捕捉)；以及⑷消除对在薄(W〈10纳米(nm))且深(H>200nm)的沟槽中生长外延层或区域的需要(例如，不需要在宽度小于10nm的沟槽中生长外延材料或区域)。这允许更厚和更短的沟槽和外延层，从而在用于形成鳍的沟槽外延材料中提供更好的结晶材料和更高的产率，同时使用更大高度沟槽所需的更少材料和处理。在一些情况下，可图案化阱的底部(例如，表面103)以实现与各种外延生长有关的缺陷改善技术和思想。在一些情况下，所提出的异质集成的解决方案可用于制造任何器件结构，诸如三栅极、纳米线、纳米带等等。
[0020]图1是在衬底的顶面上形成STI材料的层之后的半导体衬底基底的一部分的示意截面图。图1示出了具有顶面103的材料102的半导体衬底或基底101。衬底101可包括硅、多晶硅、单晶硅、或用于形成硅基底或衬底(诸如，硅晶片)的各种其他适当的技术，由硅、多晶硅、单晶硅、或用于形成硅基底或衬底(诸如，硅晶片)的各种其他适当的技术形成、采用由硅、多晶硅、单晶硅沉积、或用于形成硅基底或衬底(诸如，硅晶片)的各种其他适当的技术沉积，或从由硅、多晶硅、单晶硅、或用于形成硅基底或衬底(诸如，硅晶片)的各种其他适当的技术生长。例如，根据实施例，衬底101可通过生长单晶硅衬底基底材料形成，单晶硅衬底基底材料具有纯硅的在100埃和1000埃之间的厚度。替代地，衬底101可通过各种合适的娃或娃合金材料102的充分化学气相沉积(CVD)以形成具有在一和三微米厚度之间的厚度(诸如通过CVD形成二微米厚度的厚度)的材料的层来形成。还可认为，衬底101可以是弛豫的、非弛豫的、分级的、和/或非分级的硅合金材料102。材料102可以是在表面103处的弛豫材料(例如，具有非应变的晶格)。材料102可以是单晶硅材料。衬底102可由硅制成并且有具有(100)晶体定向材料(例如，根据米勒指数)的顶面103。衬底101可以是“斜切”衬底。
[0021]图1还显示了在衬底101的顶面103上形成或生长的浅沟道隔离(STI)材料104的层。STI材料104可由氧化物或氮化物、或它们的组合构成。STI材料104可由SiC或本领域已知的另一材料构成。STI材料104可通过原子层沉积(ALD)或化学气相沉积(CVD)形成。通常经由等离子体增强化学沉积(PECVD)来沉积STI材料104。在一些情况下，如本领域所已知的，可在工艺(例如，PECVD)期间使用各种氧前驱体、硅烷前驱体、或通用前驱体中的任一个来形成STI材料104。在一些情况下，STI材料104可通过在400°C下利用TE0S+02+RF的工艺形成。
[0022]材料104的底面可具有与(例如，在表面103处的)材料102相同的(100)晶体取向。在一些情况下，材料104的底面可具有与(例如，在表面103处的)材料102相同的晶格尺寸。材料104可以是相对于材料104的与材料103的界面(例如，材料104化学或原子地结合至下面的表面处)的弛豫的材料(例如，具有非应变的晶格)。
[0023]图2示出了在形成STI区域和在STI区域之间的沟槽之后的图1的半导体衬底。图2显示了在STI区域107、108和110与表面103之间定义的沟槽105和106。可通过如本领域所已知的图案化和蚀刻形成区域107、108和110。这可包括形成STI材料104的毯覆层(blanket layer)，然后图案化和蚀刻材料104以形成STI区域107、108和110。在一些情况下，图案化和蚀刻材料104以形成STI区域包括使用抗蚀剂或在抗蚀剂下方的硬掩模用于图案化材料。在一些情况下，1、2、或3层抗蚀剂层可用于图案化材料。在一些情况下，图案化和蚀刻材料104以形成STI区域包括在10-100毫托范围内的压力下并且在室温下使用02或02/Ar等离子体蚀刻。这种图案化和蚀刻还可包括通过在10-100毫托范围内的压力下并且在室温下采用碳氟化合物(例如，CF4和/或C4F8)、02和Ar蚀刻氧化物，包括STI材料。
[0024]STI区域107具有侧壁113和顶面117。STI区域108具有侧壁112和115，并且具有顶面116。STI区域110具有侧壁114和顶面118。侧壁112、113、114和115可以是垂直于水平平面表面103和水平平面表面116、117和118的垂直平面表面(例如，相对于水平平面表面103和水平平面表面116、117和118成直角)。侧壁可包括或可以是STI材料
104。STI区域107、108和110可具有由它们的侧壁之间的水平距离限定的宽度Wl。STI区域108可具有由区域107的侧壁115和在区域108的侧壁112处的侧面之间的水平距离限定的宽度Wl。STI区域107、108和110可具有由顶面103分别与顶面116、117和118之间的垂直距离限定的高度HI。STI区域107、108和110可具有长度L1，长度L1被定义为进入页面并沿着侧壁112、113、114或115的长度。
[0025]沟槽105和106可通过区域107、108和110的侧壁限定。更具体而言，图2示出了沟槽106，沟槽106由区域108的侧壁112处的侧面、区域110的侧壁114处的侧面、在顶面103处的底部、和毗邻顶面116或118的顶部(例如，开口或转角)限定或具有区域108的侧壁112处的侧面、区域110的侧壁114处的侧面、在顶面103处的底部、和毗邻顶面116或118的顶部(例如，开口或转角)。图2还示出了沟槽105，沟槽105由在区域107的侧壁113处的侧面、在区域108的侧壁115处的侧面、在顶面103处的底部、和毗邻顶面117或116的顶部限定或具有在区域107的侧壁113处的侧面、在区域108的侧壁115处的侧面、在顶面103处的底部、和毗邻顶面117或116的顶部。沟槽105和106可包括在沟槽的底部处被暴露的材料102的表面103，诸如结晶材料的平面或平坦化(planarized)表面。在一些情况下，由其他STI区域的附加侧壁限定沟槽105和106的每一个，其他STI区域诸如具有类似于侧壁112、113、114和115的侧壁、和类似于表面116、117或118的顶面，但限定沟槽105和106的长度L的前和后STI。
[0026]沟槽105可具有由在区域107的侧壁113和在区域108的侧壁115处的侧面之间的水平距离限定的宽度W1。沟槽106可具有由在区域108的侧壁112和在区域110的侧壁114处的侧面之间的水平距离限定的宽度W1。在一些情况下，宽度W1可以是在10和100纳米(nm)之间的宽度。在一些情况下，W1为大约25nm。在一些情况下，宽度Wl为在30和150纳米(nm)之间的宽度。在一些情况下，W1是在外延区域中形成的鳍的间距的三倍，诸如在鳍380和390的中间点之间、或在鳍480和490的中间点之间的水平间距的三倍(例如，参见图8-9)。
[0027]沟槽105和106可具有由在顶面103和顶面116、117、或118之间的