半导体装置的制造方法

半导体装置的制造方法
【技术领域】
[0001] 本发明设及半导体装置的制造方法。
【背景技术】
[0002] 近年来，由于环保汽车和/或民用电器设备的需求增加，对功率开关器件的省电 化的要求也越来越高。在1000 VW下的耐压等级中最主流的开关器件是适用于高速开关的 功率MOS阳T(MetalOxideSemiconductorFieldEffectTransistor:绝缘栅型场效应晶 体管）。功率MOSFET的器件构造（元件构造）大致分为纵型和横型，纵型功率MOSFET在耐 高压、大电流和低导通电阻方面具有比横型MOSFET优良的特性。
[0003] 为了在纵型功率MOS阳T中实现省电化，正在进行关于将导通电阻降低至超过娃 (Si)半导体的物理极限的研究。作为应对该省电化要求的M0SFET，已知有具有对作为电 流路径的漂移层中的电荷量进行了补偿的电荷补偿型器件构造的半导体装置。作为电荷 补偿型的代表性器件构造，众所周知有使漂移层形成为将n型区域和P型区域沿着与基 板主表面平行的方向（W下，称为横向）相互重复地配置的并列pn层的超结（SJ:Super Junction)构造。
[0004] 在仅由单一导电型区域构成漂移层的现有的MOSFET中，当在源极-漏极之间施加 电压时，耗尽层从基区和漂移层之间的pn结沿与基板主表面垂直的方向（基板深度方向 (W下，称为纵向））延伸。因此，越靠近基板背面，漂移层内的电场强度越小。另一方面，在 超结构造的M0SFET(W下，称为超结M0SFET)中，当在源极-漏极之间施加电压时，耗尽层 从构成漂移层的并列pn层的n型区域和P型区域之间的pn结沿横向延伸。因此，在理想 的超结MOSFET中，无论深度位置如何，漂移层内的电场强度均相同。 阳0化]因此，在超结MOS阳T中，当将漂移层的杂质浓度分布设为与现有的MOS阳T的杂 质浓度同等程度时，即使最大电场强度和导通电阻与现有的MOSFET的最大电场强度和导 通电阻成为同等程度，由电场强度的积分值算出的耐压特性也优于现有的MOSFET的耐压 特性。具有运样的特性的超结半导体装置的应用也扩展到使用耐低压等级的功率器件的领 域。然而，在将超结构造应用于耐低压功率器件时，为了兼顾低导通电阻W及导通特性的降 低，必须提高并列pn层的n型区域和P型区域的杂质浓度，并且进行微小化（缩小并列pn 层的n型区域和P型区域的重复间距），然而，在运方面存在困难。
[0006] 另外，在功率器件中，维持终端构造部的耐压成为课题。因此，即使在超结半导体 装置中也需要用于提高耐压的结构上的应对方案。作为使耐压提高了的超结半导体装置， 提出有从活性区域到终端构造部的范围内配置构成漂移层的并列pn层的装置。在终端构 造部中，缩小并列pn层的n型区域和P型区域的重复间距的方法是有效的。并且，当从确 保耐压的观点来看时，为了扩展耗尽层延伸的范围，优选为在终端构造部中W并列pn层延 伸到半导体部表面（基板正面和层间绝缘膜之间的界面）的方式配置并列pn层的n型区 域和P型区域。
[0007] 并列pn层的P型区域的上端部（半导体部表面侧的部分）可W通过用于形成构成 已知的降低表面电场：REducedSURfaceField)结构的P型区域（W下，称为P型RESURF区域）的离子注入而与P型降低表面电场区域同时形成。目P，在形成用于形成P型RESURF 区域的离子注入用掩模时，离子注入用掩模的在并列pn层的P型区域上的部分也开口，而 使用该离子注入用掩模进行P型杂质的离子注入。具体地，W如下方式来形成并列pn层。 阳OO引图24是示出现有的超结半导体装置的制造过程中的状态的截面图。如图24所示， 首先，通过外延生长法在n+型半导体基板101的正面上层积n型外延层102。其次，通过光 刻和n型杂质的离子注入，在n型外延层102的表面层形成成为并列pn层的n型区域的n 型杂质区域121 (点状的阴影部分）。然后，通过光刻和P型杂质的离子注入，在n型外延 层102的表面层形成成为并列pn层的P型区域的P型杂质区域122 (斜线状的阴影部分）。 良P，在n型外延层102的内部交替地重复而形成n型杂质区域121和P型杂质区域122。
[0009] 然后，通过外延生长法，在n型外延层102 (W下，称为下层n型外延层102)上进 一步层积n型外延层（W下，称为上层n型外延层102)。然后，在新层积了的上层n型外 延层102的表面层，W沿纵向分别与下层n型外延层102的n型杂质区域m和P型杂质 区域122对置的方式形成n型杂质区域121和P型杂质区域122。W运样的方式重复进行 外延层102的沉积W及n型杂质区域m和P型杂质区域122的形成，而增加n型外延层 102的厚度。
[0010] 然后，在n型外延层102上进一步层积成为最上层的n型外延层102。然后，通过 光刻和蚀刻，在最上层的n型外延层102上形成抗蚀掩模131来作为用于形成P型RESURF 区域（未图示）的离子注入用掩模。在该抗蚀掩模131，在与P型RESURF区域的形成区域 对应的部分和下层的P型杂质区域122上的部分形成有开口部。然后，W抗蚀掩模131作 为掩模进行P型杂质的离子注入132,从而在最上层的n型外延层102的表面层形成P型 RESURF区域和P型杂质区域122 (未示出该P型杂质区域122)。
[0011] 在最上层的n型外延层102,不进行用于形成n型杂质区域121的n型杂质的离 子注入，而将未导入P型杂质的部分（即，被抗蚀掩模131覆盖的部分）留作n型区域。之 后，通过用于使P型RESURF区域扩散的热扩散处理（推阱：化ive-in)，使P型RESURF区域 扩散，同时使层积在n+型半导体基板101上的各n型外延层102的沿纵向对置的n型杂质 区域m彼此连接，并使沿纵向对置的P型杂质区域122彼此连接。据此，W延伸到半导体 表面的方式形成并列pn层（未图示），从而完成并列pn层的形成工序。
[0012] 已知在终端构造部中，当在基板正面设置有L0C0S(Local化idationofSilicon 娃的局部氧化：局部绝缘）膜106等厚的绝缘膜时，电场集中在由于LOCOS膜106的薄的端 部化OCOS的鸟嘴）107而在半导体表面产生的阶梯部的下方（半导体部的与LOCOS膜106 的端部107连接的部分）而引起击穿。因此，采用了用于避免在该LOCOS膜106的端部107 正下方（阶梯部下方）产生的电场集中的结构上的应对方案。LOCOS鸟嘴是指使氮化娃膜 作为掩模而形成的LOCOS膜106的，潜入掩模下侧而生长的部分，是LOCOS膜106的随着朝 外侧而厚度变薄的鸟嘴形状的端部107。
[0013] 作为避免在终端构造部中的LOCOS膜的端部正下方产生的电场集中的方法，提出 有如下方法：在终端构造部未设置并列pn层的结构的半导体装置中，形成用于形成LOCOS 膜的氮化膜之后，进行P型杂质的离子注入，然后形成LOCOS膜，从而在LOCOS膜正下方（半 导体部的与LOCOS连接的部分）形成杂质浓度不同的第一浓度区域和第二浓度区域（例 如，参照下述专利文献I(第0035至0041段，图6、图7))。在下述专利文献I中，通过使相 对于LOCOS膜的端部更靠近活性区域侧的第一浓度区域的杂质浓度比相对于第一浓度区 域更靠近外侧（忍片端部侧）的第二浓度区域的杂质浓度高，从而缓和了LOCOS膜的端部 正下方的电场集中。
[0014] 另外，作为其它的方法，还提出有如下方法：W使配置在场绝缘膜的厚度较薄的端 部的阶梯部下面，并且覆盖并列pn层的相邻的P型区域和n型区域运样的较宽的宽度，在 终端构造部的并列pn层上形成RESURF区域（例如，参照下述专利文献2 (第0016段））。 在下述专利文献2中，由于W覆盖并列pn层的多个P型区域的较宽的宽度形成RESURF区 域，因此即使在应用了如上所述的通过重复地进行外延层的层积W及用于在进行了层积的 外延层中形成成为并列pn层的n型区域和P型区域的离子注入来形成并列pn层的方法的 情况下，也可W在场绝缘膜的端部正下方容易地形成RESURF区域。
[0015] 另外，作为其它的方法，还提出有如下方法。首先，在n半导体层的表面层形成 P型RESURF区域，形成沟槽之后，沿沟槽的内壁形成栅绝缘膜，并且在基板正面上形成厚的 氧化膜。然后，在沟槽的内部隔着栅绝缘膜形成栅电极，并且在厚的氧化膜形成栅极多晶娃 布线。之后，W栅极多晶娃布线作为掩模进行P型杂质的离子注入，并在P型RESURF区域 的活性区域侧，W与P型RESURF区域重叠的方式形成P型阱区（例如，参照下述专利文献 3 (第0014段））。在下述专利文献3中，能够从厚的氧化膜正下方或厚的氧化膜的端部正 下方至活性区域侧连续形成P型阱区。
[0016] 另外，作为其它的方法，还提出有如下方法：在终端构造部的n型半导体层形成多 个沟槽后，在沟槽的内部通过外延生长P型埋入层来形成并列pn层，在每次形成时，通过P 型杂质的离子注入在P型埋入层的表面层形成中继扩散区域，在终端构造部的基板正面上 通过化学气相生长法（CVD:化emicalVaporD巧osition)形成绝缘膜W覆盖中继扩散区域 (例如，参照下述专利文献4 (第0038段至0042段，图2、图3))。在下述专利文献4中，在 制造过程中与半导体部有关的热过程中，由于未进行占有很大比重的LOCOS氧化，所W能 够避免产生过渡杂质扩散。
[0017] 现有技术文献
[0018] 专利文献
[0019] 专利文献1 :日本特开2009-016618号公报
[0020] 专利文献2 :日本特开2009-105110号公报
[0021] 专利文献3 :日本特开2009-105268号公报
[0022] 专利文献4 :日本特开2013-102087号公报

【发明内容】
阳〇2引技术问题
[0024] 然而，在上述专利文献2和3中，当用于形成并列pn层的离子注入用掩模的开口 部的宽度狭窄时，不能进行正常的P型杂质的离子注入。其理由如下。由于在耐低压功率 器件中，需要使如上所述的并列pn层的n型区域和P型区域微小化，因此在用于形成并列 pn层的离子注入用掩模中形成有微小的开口图案。在运种情况下，由于在元件表面产生的 阶梯部的高度和/或该阶梯部和掩模开口部之间的距离，而使得不能按照设计进行离子注 入用掩模的图案化。因此，在通过离子注入和热扩散处理来形成并列pn层的表面层的P型 区域W及绝缘膜的端部正下方的P型区域时，在元件表面的阶梯部附近不能高精度地形成 P型区域。
[00巧]例如，用扫描式电容显微镜（SCM:ScanningCapacitanceMicroscopy)观察根据 上述现有方法（参照图24)制作（制造）而成的超结半导体装置的并列pn层的载流子分 布。图25是示出在现有的超结半导体装置的制造过程中产生有缺陷的状态的示意性截面 图。在层积于n+型半导体基板101上的多个n型外延层102中，将用于在最上层的n型外 延层102形成P型区域112的抗蚀掩模131的开口部的设计宽度Wl设为0. 40ym。在利用 该抗蚀掩模131进行了用于形成P型区域112的P型杂质的离子注入132之后，通过热扩 散处理，使层积在n+型半导体基板101上的各n型外延层102中的n型杂质区域121和P 型杂质区域122扩散。
[0026] 结果，如图25所示，可确定的是在除最上层W外的各n型外延层102中，沿纵向对 置的n型杂质区域121彼此相连，且沿纵向对置的P型杂质区域122彼此相连，从而形成有 并列pn层103的n型区域113和P型区域111。可确定的是在最上层的n型外延层102， 在与LOCOS膜106的端部107分离的部分中，W连接到pn层103的P型区域111的方式形 成有P型区域112。然而，可确定的是在最上层的n型外延层102的LOCOS膜106的端部 附近133不形成P型区域112,而W使由抗蚀掩模131覆盖而在并列pn层103的n型区域 113上方的部分保留下来的区域114a相连的方式，在并列pn层103的P型区域111上方的 部分保留有n型区域114b。
[0027] 旨P，可确定的是在LOCOS膜106的端部附近133,抗蚀掩模131的图案产生缺陷，而 没有正常地进行P型杂质的离子注入132。其理由如下。在LOCOS膜106的端部附近133， 在形成抗蚀掩模131之前，由于LOCOS膜106而在半导体部表面产生阶梯部（不平坦）。当 该半导体部表面的阶梯部上形成了具有微小的开口部的抗蚀掩模131时，抗蚀掩模131的 图案化精度超过了允许极限，而引起抗蚀掩模131的开口部未形成等的图案缺陷。因此，降 低了P型杂质的离子注入精度。本发明者可确认的是，通过使由于半导体部表面的LOCOS 膜106而产生的阶梯部位于成为高电流密度的n型区域114b的表面，从而使得终端构造部 的耐压显著地降低。
[00測另外，当使用形成有微小图案的离子注入掩模时，无论是否为了使上述并列pn层 103延伸至半导体部表面而形成露出于半导体部表面的P型区域112,在包括W露出于半导 体部表面的方式形成的任意的P型区域的元件构造中，也同样难WW预定的形状且在预定 的位置形成P型区域。因此，会有因离子注入掩模的图案缺陷而对元件特性产生不良影响 的隐患。在上述专利文献1中，由于在半导体部表面不形成阶梯部的状态下在预定位置进 行P型杂质的离子注入，因此解决了由于半导体表面的阶梯部而导致的上述问题。然而，在 如具有精细的超结构造的低耐压功率器件那样，具有场板状结构的情况下，最终难W形成 预定的元件结构。其理由如下。
[0029] 例如，在离子注入P型杂质之后进行LOCOS膜106的形成等的热处理的情况下，通 过增加LOCOS膜106的形成等的热过程，从而增大了P型杂质区域122的扩散。因此，具有P型区域111 (P型杂质区域122)彼此沿横向连接而使并列pn层103的n型区域113(n型 杂质区域121)消失的隐患。尤其是在为了使并列pn层103延伸到半导体部表面而在最上 层的n型外延层102形成P型区域112和n型区域114a时未注入n型杂质的情况下，向P型区域112补偿P型杂质，与此相对地，不向n型区域114a补偿n型杂质。因此，具有在最 上层的n型外延层102中，由于P型区域112的横向扩散而导致与P型区域112相邻的n 型区域114a消失，P型区域112彼此沿横向连接的隐患。
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