方向上的尺寸长。因此，部分4a所含有的第二导电型的杂质量比部分3a所含有的第一导电型的杂质量大。
[0042]部分4b的第二导电型的杂质浓度比与部分4b在Z方向上并列的部分2a的第一导电型的杂质浓度高。部分4b的Z方向上的尺寸比部分2a的Z方向上的尺寸短。部分4b所含有的第二导电型的杂质量比部分2a所含有的第一导电型的杂质量小。
[0043]各区域的杂质量例如可通过各区域的杂质浓度与各区域的体积的乘积而求得。
[0044]各半导体区域的载流子密度与各半导体区域的杂质浓度成比例。
[0045]因此，若以其他方式表示图1所表示的例，则为在部分3a位于Z方向的中心的部分的第一导电型的载流子密度与在部分4a位于Z方向的中心的部分的第二导电型的载流子密度相等。部分4a的Z方向上的尺寸比部分3a的Z方向上的尺寸长。
[0046]另外，在部分4b位于Z方向的中心的部分的第二导电型的载流子密度比在部分2a位于Z方向的中心的部分的第一导电型的载流子密度高。部分4b的Z方向上的尺寸比部分2a的Z方向上的尺寸短。
[0047]此外，A-A’线是通过η支柱区域3的Ζ方向的中心并在X方向上延伸的线。Β_Β’线是通过Ρ支柱区域4的Ζ方向的中心并在X方向上延伸的线。
[0048]所述各部分的载流子密度也可包含制造上的不均。只要一部分的载流子密度相对在另一部分的载流子密度为**倍以上且**倍以下，则可认为这些区域的载流子密度实质上相等。
[0049]η支柱区域3与ρ支柱区域4的一部分形成所谓的超接面构造。
[0050]在以下的说明中，将包含η支柱区域3与部分4a，且形成超接面构造的区域称为漂移区域。
[0051]ρ基极区域5选择性地设置在漂移区域上。
[0052]源极区域6设置在ρ基极区域5中。源极区域6的第一导电型的杂质浓度比η支柱区域3的第一导电型的杂质浓度高。ρ基极区域5以及源极区域6在Υ方向上延伸。ρ基极区域5以及源极区域6是在Ζ方向上设置着多个。
[0053]接触区域7设置在ρ基极区域5中。另外，接触区域7设置在同样设置在ρ基极区域5中的源极区域6彼此之间。接触区域7的第二导电型的杂质浓度比ρ基极区域5的第二导电型的杂质浓度高。接触区域7与下述源极电极11连接。接触区域7并非本实施方式所必需的构成。然而，为了将η支柱区域3中的电洞有效地排出至源极电极11，优选设置着接触区域7。接触区域7在Υ方向上延伸。另外，接触区域7是在Ζ方向上设置着多个。
[0054]栅极电极9隔着栅极绝缘膜8而设置在η支柱区域3上以及ρ基极区域5上。栅极电极9与η支柱区域3的一部分以及ρ基极区域5的一部分对向。栅极电极9在Υ方向上延伸。另外，栅极电极9是在Ζ方向上设置着多个。
[0055]通过对栅极电极9施加阈值以上的电压，而使MOSFET成为接通状态，在ρ基极区域5的表面形成通道(反转层)。
[0056]在MOSFET为断开状态时，空乏层自η支柱区域3与ρ支柱区域4的ρη接面向η支柱区域3以及ρ支柱区域4扩展。通过向η支柱区域3以及ρ支柱区域4扩展的空乏层，而可使耐压提升。
[0057]在漏极区域1的与η型半导体区域2相反侧的面设置着漏极电极10。漏极电极10连接在漏极区域1。
[0058]源极电极11设置在源极区域6上以及接触区域7上，并与这些区域连接。
[0059]此处，使用图2对半导体装置100的制造方法的一例进行说明。
[0060]图2是表示第一实施方式的半导体装置100的制造步骤的步骤剖视图。
[0061]首先，如图2Α所示，准备第一导电型的半导体衬底21。
[0062]其次，如图2Β所示，在半导体衬底21上使第一导电型的半导体层31外延成长。
[0063]继而，如图2C所示，在半导体衬底21、与经外延成长的半导体层31形成沟槽Τ。沟槽Τ是通过例如RIE (Reactive 1n Etching，反应式离子蚀刻)法而形成。沟槽T形成为沟槽T的上部的宽度比下部的宽度宽。可通过调整利用RIE法形成沟槽时的反应性气体的种类、反应性气体的圧力、或投入电力等，而控制沟槽T的上部的宽度以及沟槽T的下部的宽度。形成沟槽T后的半导体衬底21相当于η型半导体区域2。另外，形成沟槽Τ后的半导体层31相当于η支柱区域3。
[0064]继而，如图2(d)所示，在所形成的沟槽Τ内使第二导电型的半导体层外延成长，形成Ρ支柱区域4。
[0065]继而，在漂移区域上形成源极区域6、接触区域7、栅极绝缘膜8、栅极电极9、以及源极电极11。然后，在η型半导体区域2的与漂移区域相反侧的区域形成漏极区域1，在漏极区域1上形成漏极电极10，由此获得图1所表示的半导体装置100。
[0066]图2中表示通过RIE法形成沟槽，并在沟槽内使半导体层外延成长的例。并不限定于此，也可通过离子注入而形成上部的Ζ方向上的尺寸比下部的Ζ方向上的尺寸长的ρ支柱区域4。然而，为了制造的容易性、以及降低ρ支柱区域4中的杂质浓度的不均，优选形成沟槽，形成Ρ支柱区域4的方法。
[0067]以下，对本实施方式的作用以及效果进行说明。
[0068]首先，通过将部分4a的第二导电型的杂质量设为比与部分4a在Z方向上并列的η支柱区域3的部分3a的第一导电型的杂质量大，而可增强漂移区域的电场。
[0069]继而，通过在η型半导体区域2中设置部分4b，而可增强η型半导体区域2中的电场。此时，η型半导体区域2中的电场强度会影响漂移区域中的电场强度。因此，除所述将部分4a的杂质量设为比部分3a的杂质量大以外，通过在η型半导体区域2中设置部分4b，而在η型半导体区域2产生比强的电场。其结果，可使耐压大幅提升。
[0070]另一方面，通过将部分4b的第二导电型的杂质量设为比与部分4b在Z方向上并列的缓冲区域的部分2a中的第一导电型的杂质量小，而可抑制导通电阻的增加。S卩，即便在在η型半导体区域2设置着部分4b的情况下，也可抑制自部分4b朝向Z方向以及与Z方向相反的方向延伸的空乏层的扩展，抑制导通电阻的增加。
[0071]而且，在漂移区域以及η型半导体区域2增强的电场由于η型半导体区域2的第一导电型的杂质浓度比低，所以可抑制η型半导体区域2中的电场的衰减，可使电场延伸至η型半导体区域2的更下部。
[0072]如上所述，根据本实施方式可抑制导通电阻的增加，并且可通过增强漂移区域以及η型半导体区域2中的电场而使耐压提升。
[0073]此外，为了进一步增强η型半导体区域2中的电场，优选部分4b的X方向上的尺寸为4 μπι以上。
[0074]为了抑制半导体装置中的导通电阻的增加，并且进一步提高耐压，较理想为满足以下2个条件。
[0075]第一个条件是将部分4a的第二导电型的杂质量设为与部分4a在Z方向上并列的η支柱区域3的部分3a的第一导电型的杂质量的1.1倍以下。
[0076]其原因在于:在部分4a的第二导电型的杂质量超过部分3a的第一导电型的杂质量的1.1倍的情况下，部分4a的第二导电型的杂质量与部分3a的第一导电型的杂质量的差变大，而变得难以改善漂移区域的耐压。
[0077]第二个条件是将部分4b的第二导电型