半导体元件的制作方法
【技术领域】
[0001]本发明实施例是有关于一种半导体元件，且特别是有关于一种高压半导体元件。
【背景技术】
[0002]现今的电子产品广泛地采用高压半导体元件。随着轻薄短小以及多功能的产品的需求，结合金属氧化物半导体场效晶体管(metal oxide semiconductor field effecttransistor, MOSFET)以及双极接面晶体管(bipolar junct1n transistor，BJT)特性的绝缘栅双极晶体管(insulated gate bipolar transistor，IGBT)已成为业界主流。
[0003]为了避免高压半导体元件的边缘处的电压击穿，上述元件设置有终端结构(terminat1n structure)。
【发明内容】
[0004]有鉴于此，本发明实施例提供一种半导体元件，可提升元件效能。
[0005]本发明实施例提供一种半导体元件，包括具有第一导电型的基底、具有第二导电型的半导体层、具有第一导电型的第一掺杂区、具有第二导电型的至少一第二掺杂区、介电层以及第一导体层。基底具有第一区以及第二区。半导体层配置于基底的前侧。第一掺杂区配置于第一区的半导体层中，其中第一掺杂区的掺杂深度随着远离第二区而逐渐减少。至少一第二掺杂区配置于第一掺杂区中，其中至少一第二掺杂区的掺杂深度随着远离第二区而逐渐增加。介电层配置于半导体层上。第一导体层配置于介电层上。
[0006]本发明实施例另提供一种半导体元件，包括具有第一导电型的基底、具有第二导电型的半导体层、具有第一导电型的第一掺杂区、具有第二导电型的至少一第二掺杂区、介电层以及第一导体层。基底具有第一区以及第二区。半导体层配置于基底的前侧。第一掺杂区配置于第一区的半导体层中，其中第一掺杂区的掺杂浓度随着远离第二区而逐渐减少。至少一第二掺杂区配置于第一掺杂区中，其中至少一第二掺杂区的掺杂浓度随着远离第二区而逐渐增加。介电层配置于半导体层上。第一导体层配置于介电层上。
[0007]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
[0008]图1是根据本发明一实施例所绘示的一种半导体元件的剖面示意图。
[0009]图2是根据本发明另一实施例所绘示的一种半导体元件的剖面示意图。
[0010]图3是根据本发明又一实施例所绘示的一种半导体元件的剖面示意图。
[0011]图4是根据本发明再一实施例所绘示的一种半导体元件的剖面示意图。
[0012]符号说明:
[0013]10、20、30、40:半导体元件
[0014]100:基底
[0015]100a:第一区
[0016]100b:第二区
[0017]102:缓冲外延层
[0018]103:外延层
[0019]104:漂移外延层
[0020]106,400:第一掺杂区
[0021]107:界面
[0022]108、200-1 ?200_6、402:第二掺杂区
[0023]110:介电层
[0024]112:第一导体层
[0025]114:通道阻挡层
[0026]116:第三掺杂区
[0027]118:第二导体层
[0028]120:保护层
[0029]404:第四掺杂区
【具体实施方式】
[0030]终端结构可使用单一个围绕主动区的环状的(ring-shaped)掺杂区。然而，空间电荷(space charge)可能会穿透进入终端区中，进而降低终端结构的效能。因此，本发明的一实施例提供了一种具有新颖的边缘终端结构的半导体元件，其中终端结构可包括一接面终端延伸(junct1n terminat1n extens1n, JTE)区域，其可由一第一掺杂区与至少一第二掺杂区所组成，第一掺杂区具有随着远离主动区而线性降低的掺杂轮廓(linearly-degraded doping profile)，第二掺杂区具有随着接近主动区而线性降低的掺杂轮廓，且第一掺杂区与第二掺杂区具有不同的导电类型。此种JTE区域可使JTE的表面区域附近的空间电荷效应有效地降低。因此，可有效减少终端区的表面区域中的电场，进而可改善元件的效能。
[0031]图1是根据本发明一实施例所绘示的一种半导体元件的剖面示意图。
[0032]请参照图1，本发明的一实施例的半导体元件10包括具有第一导电型的基底100、具有第二导电型的半导体层(例如可为外延层103)、具有第一导电型的第一掺杂区106、具有第二导电型的至少一第二掺杂区108、介电层110、第一导体层112以及第二导体层118。
[0033]基底100可为P型重掺杂(P+)的含硅基底，其具有P型掺质。举例来说，P型掺质可包括硼。基底100可作为元件的集极，因此基底100在其他实施例中可为一 P型集极层，其与基底100具有相同的掺杂浓度。
[0034]此外，基底100具有第一区100a以及第二区100b。第一区100a以及第二区100b彼此相邻。在一实施例中，第一区100a围绕第二区100b。在此实施例中，第一区100a可为终端区，其可用于避免半导体元件的边缘处的电压击穿。第二区100b可为主动区或晶胞区，其可用于决定半导体元件的效能(例如切换特性)。
[0035]半导体层配置于第一区100a以及第二区100b的基底100的前侧。在一实施例中，半导体层可为外延层103。外延层103是以外延的方式成长于基底100的前侧，但本发明并不以此为限，外延层103也可以注入的方式注入至基底100。外延层103可具有N型掺质。举例来说，N型掺质可包括磷或砷。在此实施例中，外延层103包括N型重掺杂(N+)的缓冲外延层102以及N型轻掺杂(N )的漂移外延层104，且漂移外延层104配置于缓冲外延层102上。换言之，缓冲外延层102的掺杂浓度大于漂移外延层104的掺杂浓度。此外，缓冲外延层102或漂移外延层104的掺杂浓度实质上固定。在此实施例中，外延层103是由N型重掺杂(N+)的缓冲外延层102以及N型轻掺杂(N)的漂移外延层104所组成，但本发明并不以此为限。举例来说，外延层103可为具有均匀掺杂浓度的单一层，例如，外延层103可仅包括N型轻掺杂(N)的漂移外延层104。在其他实施例中，半导体层可为一 N型掺杂层。N型掺杂层包括N型重掺杂(N+)的缓冲层以及N型轻掺杂(N)的漂移层，且漂移层配置于缓冲层上。在此实施例中，N型掺杂层是由N型重掺杂(N+)的缓冲层以及N型轻掺杂(N)的漂移层所组成，但本发明并不以此为限。举例来说，N型掺杂层可为具有均匀掺杂浓度的单一层。后续的实施例将以外延层103包括N型重掺杂(N+)的缓冲外延层102以及N型轻掺杂(N)的漂移外延层104进行说明。
[0036]第一掺杂区106配置于第一区100a的外延层103的漂移外延层104中。举例来说，第一掺杂区106可为P型轻掺杂(P)区。此外，第一掺杂区106的掺杂深度随着远离第二区100b而逐渐减少。在一实施例中，第一掺杂区106的最深区域为靠近第二区100b的区域，且此最深区域具有约4?6 μπι的掺杂深度；第一掺杂区106的最浅区域为远离第二区100b的区域，且此最浅区域具有约1?3 μπι的掺杂深度。
[0037]同时，第一掺杂区106的掺杂浓度可变化(varied)或呈梯度改变(gradient)。举例来说，第一掺杂区106的平均掺杂浓度随着远离第二区100b而逐渐减少。此处，“平均掺杂浓度”是指在特定水平位置上的所有垂直位点的掺杂浓度的平均值。在一实施例中，第一掺杂区106的最深区域为靠近第二区100b的区域，且此最深区域的掺杂浓度分布为约1 X 1014/cm3至3X 10 17/cm3;第一掺杂区106的最浅区域为远离第二区100b的区域，且此最浅区域的掺杂浓度分布为约lX1015/cm3至1 X 10 16/cm3，其中第一掺杂区106的最深区域的平均掺杂浓度高于第一掺杂区106的最浅区域的平均掺杂