面图。
[0032]图6所示的是实施方式1中在图5所示的工序之后进行的工序的剖面图。
[0033]图7所示的是实施方式1中在图6所示的工序之后进行的工序的剖面图。
[0034]图8所示的是实施方式1中在图7所示的工序之后进行的工序的剖面图。
[0035]图9所示的是同实施方式中在图8所示的工序之后进行的工序的平面图。
[0036]图10所示的是实施方式1中沿图9所示的剖面线X — X剖开的剖面图。
[0037]图11所示的是实施方式1中沿图9所示的剖面线X1- XI剖开的剖面图。
[0038]图12所示的是实施方式1中沿图9所示的剖面线XII — XII剖开的剖面图。
[0039]图13所示的是实施方式1中沿图9所示的剖面线XIII — XIII剖开的剖面图。
[0040]图14所示的是实施方式1中元件隔离氧化膜的高度与浅槽隔离结构的宽度之间关系的曲线图。
[0041]图15所示的是实施方式1中氧化硅膜的应力与浅槽隔离结构的宽度之间关系的曲线图。
[0042]图16所示的是实施方式1中氧化硅膜的湿蚀刻速率与浅槽隔离结构的宽度之间关系的不意图。
[0043]图17所示的是实施方式1中对氧化硅膜应力差进行改善的结果示意图。
[0044]图18所示的是本发明实施方式2所涉及的半导体器件的制造方法中的工序之一的剖面图。
[0045]图19所示的是实施方式2中在图18所示的工序之后进行的工序的剖面图。
[0046]图20所示的是实施方式2中在图19所示的工序之后进行的工序的剖面图。
[0047]图21所示的是实施方式2中在图20所示的工序之后进行的工序的剖面图。
[0048]图22所示的是实施方式2中在图21所示的工序之后进行的工序的剖面图。
[0049]图23所示的是实施方式2中在图22所示的工序之后进行的工序的剖面图。
[0050]图24所示的是实施方式2中在图23所示的工序之后进行的工序的剖面图。
[0051]图25所示的是实施方式2中在图24所示的工序之后进行的工序的平面图。
[0052]图26所示的是实施方式2中沿图25所示的剖面线XXVI — XXVI剖开的剖面图。
[0053]图27所示的是实施方式2中沿图25所示的剖面线XXVII — XXVII剖开的剖面图。
[0054]图28所示的是实施方式2中沿图25所示的剖面线XXVIII — XXVIII剖开的剖面图。
[0055]图29所示的是实施方式2中沿图25所示的剖面线XXIX — XXIX剖开的剖面图。
[0056]符号的说明
[0057]1硅基板
[0058]la元件形成区域
[0059]lb元件形成区域
[0060]lc元件形成区域
[0061]2氧化硅膜
[0062]3氮化硅膜
[0063]4浅槽隔离结构
[0064]5浅槽隔离结构
[0065]6浅槽隔离结构
[0066]7氧化硅膜
[0067]8聚硅氮烷膜
[0068]9氧化硅膜
[0069]9a氧化硅膜
[0070]9b氧化硅膜
[0071]9c氧化硅膜
[0072]10氧化硅膜
[0073]10a氧化硅膜
[0074]10b氧化硅膜
[0075]10c氧化硅膜
[0076]11氧化硅膜
[0077]11a氧化硅膜
[0078]lib氧化硅膜
[0079]11c氧化硅膜
[0080]21栅极氧化膜
[0081]22栅极布线
[0082]22a栅电极
[0083]22b栅电极
[0084]22c栅电极
[0085]23a、23b源极/漏极区域
[0086]24a、24b源极/漏极区域
[0087]25a、25b源极/漏极区域
[0088]T1M0S晶体管
[0089]T2M0S晶体管
[0090]T3M0S晶体管
【具体实施方式】
[0091](实施方式1)
[0092]以下对本发明第一实施方式所涉及的半导体器件及其制造方法进行说明。如图1所示，首先，在半导体衬底1的主表面上形成用以形成浅槽隔离结构的掩模材。即:在半导体衬底1的主表面上形成膜厚约为5?20nm的氧化硅膜2作为掩模材，接着再在该氧化硅膜2上形成膜厚约为50?200nm的氮化硅膜3。
[0093]通过进行规定的照片制版处理在所述氮化硅膜3上形成抗蚀图案(图中未示出)。通过将所述抗蚀图案作为掩模对氮化硅膜3及氧化硅膜2进行干蚀刻处理，形成由用以形成浅槽隔离结构的氮化硅膜3及氧化硅膜2构成的掩模材。
[0094]通过以所述氮化硅膜3和氧化硅膜2作为掩模，对露出的半导体衬底1的表面进行干蚀刻处理，形成具有各种宽度且深度约在300?500nm左右的浅槽隔离结构4、5、6。如果假设浅槽隔离结构4的宽度为W1，则浅槽隔离结构5的宽度W2就被设定为比宽度W1窄，浅槽隔离结构6的宽度W3就被设定为比宽度W2窄。此外，也可以在形成抗蚀图案以后，通过与掩模材一起进行一系列干蚀刻处理来形成浅槽隔离结构。
[0095]例如，假设浅槽隔离结构5的宽度W2约为70nm以内，设浅槽隔离结构6的宽度W3约为50nm以内。各个浅槽隔离结构4、5、6以划分将要形成规定元件的元件形成区域的方式并夹着半导体衬底1的规定区域而形成。接着，在浅槽隔离结构4、5、6的侧壁面上形成膜厚约为3?20nm的氧化硅膜7。最好对所述氧化硅膜7进行氮化处理。这样便可形成浅槽隔离结构4、5、6。
[0096]接下来，准备将聚硅氮烷溶解在二丁醚中形成的溶液，利用S0D法，以使该溶液填充在浅槽隔离结构4、5、6内的方式将该溶液涂布在半导体衬底1上。接着，如图2所示，通过在100?200°C的温度条件下进行1?5分钟左右的烘烤处理，以除去溶剂(二丁醚)，浅槽隔离结构4、5、6则由聚硅氮烷膜8填埋起来。
[0097]接下来，如图3所示，通过在300?900°C温度条件下的水蒸气环境中进行热处理，聚硅氮烷膜8就变化为氧化硅膜9。在所述热处理过程中发生如下所示的加水分解反应。
[0098]SiH2NH+2H20 — Si02+HN3+2H2。在所述水蒸气环境中的热处理优选使热处理温度变化的两阶段以上的热处理。接着，在700?1100°C温度条件下的氮气(N2)或者氩(Ar)等惰性气体环境下进行10?120分钟左右的热处理，将氧化硅膜9致密化。
[0099]如后所述，此时，氧化硅膜9的致密化程度根据浅槽隔离结构的宽度而变化，随着浅槽隔离结构的宽度变窄，氧化硅膜更难以被致密化。因此，对位于浅槽隔离结构4、5、6内部的氧化硅膜9的密度是:位于浅槽隔离结构6内部的那一部分氧化硅膜9的密度最低，而位于浅槽隔离结构4内部的那一部分氧化硅膜9的密度最高。
[0100]接着如图4所示，利用化学机械研磨法(Chemical Mechanical Polishing、以下用“CMP法”表示)以氮化硅膜3为蚀刻阻挡膜，除去位于氮化硅膜3上表面以上的氧化硅膜9的部分。由此，氧化硅膜9a、9b、9c分别留在了各自所对应的浅槽隔离结构4、5、6内。
[0101]接下来，如图5所示，通过使用了稀氢氟酸(稀HF)或者缓冲氢氟酸(BHF)的湿蚀刻处理，对氧化硅膜9进行蚀刻。此时，如上所述，由于与氧化硅膜9a、9b、9c的致密化程度之间的关系，位于各自所对应的浅槽隔离结构4、5、6内部的氧化硅膜9a、9b、9c中，氧化硅膜9c的蚀刻速率最高，氧化硅膜9a的蚀刻速率最低。因此，对位于浅槽隔离结构4、5、6内部的氧化硅膜9a、9b、9c有选择地进行蚀刻，其中，氧化硅膜9c的上表面的位置最低，氧化硅膜9a的上表面的位置最高。
[0102]此时，氧化硅膜9a、9b、9c的湿蚀刻量，以位于槽宽相对较宽的浅槽隔离结构4的氧化硅膜9a的高度在氮化硅膜4与氧化硅膜2的界面以上，且大约高于元件隔离构造完成时的元件隔离氧化膜的高度为准。具体而言，优选将完成的时候的元件隔离膜的高度设定为至少比硅基板1的表面高。这样设定是为了避免在万一元件隔离膜的表面位置变得低于硅基板1的表面位置的情况下出现以下问题:由于栅电极包围元件形成区域的端部所引起的逆窄沟道效应(Inverse Narrow Channel Effect)问题或由于栅电极材料的蚀刻残渣残留在变低部分(陷下的部分)所引起的问题。
[0103]接下来，如图6所示，利用HDP - CVD法在半导体衬底1上形成氧化硅膜10以覆盖氧化硅膜9a、9b、9c。通过使用HDP — CVD法，氧化硅膜10的密度就会变得比氧化硅膜9a、9b、9c的密度高。此外，也可以在形成氧化硅膜10以后再进行热处理。
[0104]接下来，如图7所示，以氮化硅膜3为蚀刻阻止膜，并利用CMP法将位于氮化硅膜3的上表面以上的氧化硅膜10的部分除去，使半导体衬底1的表面平坦化。如此一来，在浅槽隔离结构4内部，氧化硅膜10a残留在氧化硅膜9a上；在浅槽隔离结构5内部，氧化硅膜10b残留在氧化硅膜9b上；在浅槽隔离结构6内部，氧化硅膜10c残留在氧化硅膜9c上。
[0105]接下来，如图8所示，通过使用氢氟酸(HF)进行湿蚀刻，将氧化娃膜10a、10b、10c的一部分除去。此时进行的湿蚀刻，要保证位于浅槽隔离结构4内部的氧化硅膜10a无残由ο
[0106]接下来使用热磷酸(Η3Ρ04)进行湿蚀刻，除去氮化硅膜3，再使用稀氢氟酸(HF)或者缓冲氢