具有共平面的凹陷型栅极层的半导体结构及其制造方法
【技术领域】
[0001]本申请通常涉及半导体装置的制造，尤其是涉及形成具有共平面的凹陷型栅极层的方法以及由此形成的半导体结构。
【背景技术】
[0002]半导体结构，例如半导体装置或集成电路，通常是从半导体晶圆大批量制造出来。集成电路制造通常涉及把导电材料沉积到中间电路结构中的适当配置开口内的过程，例如，利于形成该晶体管的栅极结构和/或接触结构。这个过程常被称为栅极金属化或接触金属化处理。当晶体管的集成密度持续增加，便会希望减少或最小化在该栅极结构和/或接触结构内的缺陷，以便最大化制造效率以及增强商业优势。
【发明内容】
[0003]通过本申请所提供的方法，其包含制造半导体结构，在一个方面，能克服现有技术的缺点并提供额外的优点。该制造方法包括:在半导体衬底上提供栅极结构，该栅极结构包括多个共形栅极层和设置在该多个共形栅极层内的栅极材料；凹入该多个共形栅极层的一部分至该栅极结构的上表面的下方，其中该凹陷的多个共形栅极层为共平面；以及去除该栅极材料的一部分以利于该栅极材料的剩余部分的上表面与该凹陷的多个共形栅极层共平面。
[0004]在进一步的方面，一种结构包括:半导体结构，该半导体结构包括半导体衬底；设置在该半导体衬底上的栅极结构，该栅极结构包括凹陷的多个共形栅极层，其中多个共形栅极层是凹入至该栅极结构的上表面的下方，且该凹陷的多个共形栅极层的上表面为共平面；以及设置在该凹陷的多个共形栅极层内的凹陷型栅极材料，其中该凹陷型栅极材料的上表面是与该凹陷的多个共形栅极层共平面。
[0005]在另一方面，一种结构包括:半导体结构，该半导体结构包括，半导体衬底，设置在该半导体衬底上的栅极结构，该栅极结构包括凹陷的多个共形栅极层，其中多个共形栅极层是凹入至该栅极结构的上表面下方，且该凹陷的多个共形栅极层的上表面为共平面；以及设置在该凹陷的多个共形栅极层内的栅极材料，其中该栅极材料的上表面是设置在该栅极结构的上表面上。
[0006]通过本申请的技术可实现额外的特征与优点。本申请的其他实施例及态样会在本文中详细描述，且被认为是本申请所要求保护的一部分。
【附图说明】
[0007]本申请的一或多个方面是特别指出并明确要求保护作为说明书结论中的权利要求的例子。本申请的前述与其他目标、特征和优点从下文详细描述配合附图会是显而易见的，其中:
[0008]图1显示现有技术的半导体结构使用后栅极方法的一个实施例；
[0009]图2A显示参照本申请的一或多个方面，在半导体制造过程中得到的半导体结构的一实施例的剖面正视图；
[0010]图2B显示参照本申请的一或多个方面，在凹入功函数层以及部分凹入栅极介电层后图2A的半导体结构；
[0011]图2C显示参照本申请的一或多个方面，在凹入栅极介电层以与凹陷型功函数层共平面后图2B的半导体结构；以及
[0012]图2D显示参照本申请的一或多个方面，在凹入栅极材料以与凹陷型功函数层及凹陷型栅极介电层共平面后图2C的半导体结构。
【具体实施方式】
[0013]本申请的各方面和某些特征、优点及其细节，在下文参照附图中示出的非限制性实施例被更为充分解释。已知材料、制造工具、加工技术等描述，会省略以便不会不必要地模糊本申请的细节。然而，应当被理解的是，详细的描述和具体的例子在当指示出本申请的实施例时，仅是通过说明方式示出，而非通过限制的方式。在本申请基本概念的精神及范围内的各种替换、修改、添加和/或布置，对于那些本申请领域中的技术人士将会是显而易见的。
[0014]在一方面，在半导体结构的制造过程中，像是半导体组件或集成电路，可采用后栅极或替代金属栅极(RMG)处理来制造一或多个栅极结构。在RMG过程中，在半导体衬底上形成牺牲栅极结构并图案化。例如，该牺牲栅极结构，其可包括牺牲栅极材料或由其制成，在一例子中像是非晶硅(a-Si)或多晶硅，会保留该位置以让随后的该金属栅极(RMG)电极形成。侧壁间隔物可以随后沿着该牺牲栅极结构的侧壁而形成，然后η型和ρ型接点的形成。随后可在该牺牲栅极结构上提供一层介电材料，像是金属间电介质(ILD)并且使用，例如化学机械抛光工艺(CMP)来平坦化，从而暴露出该牺牲栅极结构的上表面。该暴露出的牺牲栅极结构可去除以在该半导体衬底上形成栅极开口，在其内的替代金属栅极结构可随后被提供。
[0015]—种RMG栅极结构(例如，层状栅极结构)可设置在该栅极开口内。该层状栅极结构可包括，例如，共形地设置在该栅极开口内的一或多个栅极层以及设置在该一或多个栅极层内的栅极材料。例如，该一或多个栅极层可包括栅极介电层，以及共形地设置在该栅极介电层上的一或多个功函数层。栅极材料，其可包括金属像是钨或由其制成，可设置在该一或多个栅极层内。当晶体管的集成密度持续增加，该栅极结构横跨该半导体晶圆的高度均匀性是相当重要的。例如，栅极高度变化，在制造过程的一或多个处理步骤中，可能会导致该接触结构的高度变化，并随后在该替代栅极结构上制造。这些所得到的接触结构的高度变化，反过来，可能会导致问题，像是例如，所得到的晶体管在电性特性的衰减。此外，栅极高度变化，在制造过程的一或多个处理步骤中，可能会导致不希望的电噪声(electricalnoise)，这可能会导致所得到的(多个)半导体组件的性能下降。
[0016]通过举例的方式，图1示出半导体结构100的实施例，在半导体结构制造过程中所得到者。
[0017]在所不出的例子中，半导体结构100包括衬底102，像是半导体衬底。在一例子中，衬底102可以是块状半导体材料，像是块状硅晶圆。作为另一个例子，衬底102也可包括任何含硅衬底，包括但不限于，单晶硅(Si)、悬空硅(SON)、绝缘体上覆硅(SOI)或替代绝缘体上覆硅(SRI)或其类似者。
[0018]注意图1所示的半导体结构100可以在替代金属栅极的制造过程中获得，并且表示出在该牺牲栅极材料与在该牺牲栅极材料底层的薄氧化层已被去除之后所得到的结构实施例。本领域的技术人员将注意到薄氧化层(也称为衬垫氧化物，未示出)通常是设置在衬底102上，以在随后的工艺中保护该衬底。牺牲栅极材料(也未示出)，像是例如，非晶硅，也可提供在该薄氧化层上，来为随后的金属栅极电极形成而保留该栅极位置。该薄氧化层和牺牲栅极材料的部分可以用传统蚀刻工艺来图案化，以定义出牺牲栅极结构(未示出)。该蚀刻工艺可包括传统的非等向性干蚀刻工艺，例如，反应离子蚀刻或等向性湿蚀刻工艺。
[0019]沿着该牺牲栅极结构(未示出)提供侧壁间隔物104。这些侧壁间隔物104是沿着该牺牲栅极结构的该侧壁形成的薄膜层(或隔离物)。侧壁间隔物104可用传统沉积工艺来沉积，像是化学气相沉积(CVD)、低压CVD或等离子加强CVD (PECVD)。在一个例子中，侧壁间隔物104可具有常规的厚度，，并且包括像是氮化硅的材料或由其制成。
[0020]介电材料层105可沉积在衬底102上，例如，沿着侧壁间隔物104。在一个例子中，介电材料层105可包括在可用氧化物范围内相对低质量的可流动氧化物材料或由其制成，并且可用任何传统的沉积工艺来沉积，像是化学气相沉积工艺(CVD)。在另一例子中，介电材料层105可包括但不限于，氧化硅(Si02)和氟化硅玻璃(FSG)。
[0021]该牺牲栅极结构(未示出)，包括该牺牲栅极材料和薄氧