于非平面输出晶体管的非平面静电放电装置及其共同制造
【技术领域】
[0001]本发明大体涉及用于半导体装置的静电放电(ESD)装置。更特别的是，本发明涉及用于非平面输出晶体管及与其一起制成的非平面静电放电装置。
【背景技术】
[0002]非平面输出晶体管经常经历静电放电(ESD)的损害。过去，用于使非平面输出晶体管免受害于ESD事件的保护包括使用成双的二极管与比较大的RC功率-箝位装置(power-clamp device)。不过，RC功率-箝位装置会大幅增加耗电量，而且双二极管的办法经常不适合抵御高ESD电流应力。
[0003]因此，亟须一种保护非平面输出晶体管不受ESD事件侵袭并符合成本效益的方法。
【发明内容】
[0004]在一态样中，提供一种保护非平面输出晶体管不受静电放电(ESD)事件侵袭的方法来克服先前技术的缺点并提供额外优点。该方法包含:提供非平面半导体结构，该结构包含:半导体基板，其包含属于第一类型的阱，该第一类型包含η型及P型中的一者；至少一个增高半导体结构，其耦合至该基板；非平面晶体管，其属于与该第一类型相反的第二类型，该晶体管位于该至少一个增高结构上，该非平面晶体管包含源极、漏极及栅极；以及寄生双载子接面晶体管(BJT)，其在该至少一个增高结构上，该BJT包含在该至少一个增高结构上的集极及射极以及含有该阱的基极。该方法进一步包含使该非平面晶体管的该漏极及该BJT的该集极电耦合至电路的输出，以及使该非平面晶体管的该源极及该BJT的该射极电耦合至该电路的接地。
[0005]根据另一态样，提供一种非平面半导体结构。该结构包含半导体基板，其包含属于第一类型的阱，该第一类型包含η型及P型中的一者。该结构进一步包含:至少一个增高半导体结构，其耦合至该基板；非平面晶体管，其属于与该第一类型相反的第二类型，该晶体管位于该至少一个增高结构上，该非平面晶体管包含源极、漏极及栅极；以及寄生双载子接面晶体管(BJT)，其在该至少一个增高结构上，该BJT电耦合至该非平面晶体管的该漏极，该BJT包含在该至少一个增高结构上的集极及射极，以及含有该阱的基极。
[0006]由以下本发明各种态样结合附图的详细说明可明白以上及其他的本发明目标、特征及优点。
【附图说明】
[0007]图1是根据本发明的一或多个态样图示非平面半导体结构的一实施例的透视图，该结构包含:具有属于第一类型的阱的半导体基板；耦合至该基板的增高半导体结构；在该增高结构上属于第二类型的非平面晶体管；在该增高结构上用该阱当作基极的寄生双载子接面晶体管(BJT);以及与该阱同类型的阱接触。
[0008]图2是根据本发明的一或多个态样图示非平面半导体结构的另一实施例的透视图，该结构包含:具有属于第一类型的阱的半导体基板；耦合至该基板的增高半导体结构；在该增高结构上属于第二类型的非平面晶体管；包围该非平面晶体管的一部份的传导栅极，该传导栅极电耦合至该阱，该非平面晶体管也当作寄生双载子接面晶体管(BJT);以及在该增高结构上的BJT用该阱当作基极。
[0009]符号说明
[0010]100非平面半导体结构
[0011]102半导体基板
[0012]103源极
[0013]104阱
[0014]105漏极
[0015]106增高半导体结构
[0016]107栅极结构
[0017]108非平面晶体管
[0018]110寄生双载子接面晶体管(BJT)
[0019]112阱接触
[0020]114集极
[0021]116射极
[0022]118隔离材料
[0023]122输出
[0024]124接地
[0025]200非平面半导体结构
[0026]202半导体基板
[0027]204阱
[0028]206增高半导体结构
[0029]208非平面晶体管
[0030]210传导栅极
[0031]211电耦合
[0032]212BJT
[0033]214源极
[0034]216漏极
[0035]218射极
[0036]220集极
[0037]222输出
[0038]224接地。
【具体实施方式】
[0039]以下用图示于附图的非限定性实施例更详细地解释本发明的数个方面及其一些特征、优点及细节。省略习知材料、制造工具、加工技术等等的描述以免不必要地模糊本发明的细节。不过，应了解，尽管详细说明及特定实施例指出本发明的数个方面，然而它们皆仅供图解说明而不是用来限制。本领域技术人员显然由本揭示内容可明白在本发明概念的精神及/或范畴内有各种取代、修改、附加及/或配置。
[0040]可应用如用于本专利说明书及权利要求书中的近似语以修饰允许改变而不导致相关基本功能改变的任何数量表示法。因此，用一用语或数个用语修饰的数值，例如“大约”不受限于指定的确切数值。在某些情况下，该近似语可对应至用于测量该数值的仪器的精确度。
[0041]用于本文的术语是只为了要描述特定实施例而非旨在限制本发明。如本文所使用的，英文单数形式“a”、“an”和“the”也旨在包括复数形式，除非上下文中另有明确指示。更应该理解，用语“包括”、“具有”、“包含”以及“含有”都是开放的连系动词。因此，“包括”、“具有”、“包含”、“含有” 一或多个步骤或元件的方法或装置拥有该一或多个步骤或元件，但是不限于只拥有该一或多个步骤或元件。同样，“包括”、“具有”、“包含”、“含有”一或多个特征的方法步骤或装置元件拥有该一或多个特征，但是不限于只拥有该一或多个特征。此外，用某一方式配置而成的装置或结构至少是用该方式配置，但是也可用未被列出的方式来配置。
[0042]如本文所使用的，在使用用语“连接(connect) ”提及两个实体元件时，意指这两个实体元件直接连接。不过，用语“親合(couple) ”可意指直接连接或通过一或多个中间元件的连接。
[0043]如本文所使用的，用语“可能”及“也许”表示在特定情况内可能发生；表示拥有指定性质、特性或功能；及/或表示限定另一动词，该限定藉由表达与受限动词关连的一或多个能力、性能或可能性而达成。因此，“可能”及“也许”的使用指出修饰用语明显适合、能够或适用于被指涉性能、功能或用法，然而考虑到在有些情况下，该修饰用语有时可能不适合、能够或适用。例如，在有些情况下，可预期一事件或性能，然而在其他情况下，该事件或性能则不会发生，因此用“可能”及“也许”反映这种区别。
[0044]以下参考为求容易了解而不按照比例绘制的附图，其中，附图中相同或类似的组件用相同的元件符号表示。
[0045]图1是根据本发明的一或更多方面图示非平面半导体结构100的一实施例的透视图。该结构包含:具有属于第一类型的阱104于其中的半导体基板102 ;耦合至该基板的一或多个增高半导体结构106 ;在各个增高结构上属于第二类型的非平面晶体管(例如，非平面晶体管108);在各个增高结构上的寄生双载子接面晶体管(BJT)(例如，BJT110)，各个BJT用该讲当作基极；以及与该讲同类型的一或多个讲接触(well contact)(例如，讲接触
112) ο
[0046]在一实施例中，基板102可包含任何含硅基板，包括但不限于:硅(Si)、单晶娃、多晶娃、非晶娃、娃悬空(silicon-on-nothing ；S0N)、绝缘体上覆娃(silicon-on-1nsulator ；S0I)或取代绝缘体上覆石圭(silicon-on-replacementinsulator ;SRI)或硅锗基板及其类似者。基板102可另外或以取代方式包含各种隔离、掺杂及/或装置特征。该基板可包含其他适当的元素半导体、化合物半导体、及合金半导体。举例来说，该元素半导体可以例如是晶体中的镓(Ge);该化合物半导体可以例如是碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、及/或锑化铟(InSb)或其组合；该合金半导体包括GaAsP、AlInAs, GaInAs, GalnP、或GaInAsP或其组合。
[0047]在一实施例中，一或数个增高结构106可采用“鳍片(fin) ”的形式。该一或数个增高结构可蚀刻自块状基板、SOI或其类似者，且可包含，例如，以上说明基板时提及的任一材料。此外，某些或所有的该一或数个增高结构可包含增添的杂质(例如，藉由掺杂)，使它们变成η型或P型。一或数个非平面晶体管各自包含源极(例如，源极103)、漏极(例如，漏极105)、及包围各个非平面晶体管的一部份的栅极结构(例如，栅极结构107)。在一实施例中，该一或数个栅极结构包含一或数个假性栅极结构，例如，包含多晶硅者。
[0048]各个寄生双载子晶体管与其对应的非平面晶体管(例如，对于η型鳍式场效晶体管而言的NPN BJT)同类型，以及包含位于一或数个增高结构106上的集极(例如，集极114)及射极(例如，射极116)。隔离材料118将BJT从非平面晶体管隔开，而且也隔开集极与射极。该隔离材料可包含，例如，浅沟槽隔离(STI)材料，或者，作为另一实施例，可包含多晶硅。阱104当作BJT的基极。由图1可见，射极及集极具有较深的植入物。举例来说，