半导体器件的形成方法
【技术领域】
[0001] 本发明涉及半导体技术领域，尤其是涉及一种半导体器件的形成方法。
【背景技术】
[0002] 随着半导体技术发展，半导体器件的集成度不断增加，半导体器件特征尺寸 (CriticalDimension，CD)越来越小。
[0003] 为了提高半导体器件的集成度，在一片半导体晶圆上的半导体元件为多层结构， 相邻层间的半导体元件通过覆盖在半导体元件上的介质层间隔，并通过设置在各介质层内 的互连结构实现电连接。
[0004] 图1~图4为现有的互连结构的形成工艺以具体实例的结构示意图，包括 ：
[0005] 先参考图1，在基底10上形成多个晶体管11、12等半导体元件（值得注意的是，此 处晶体管11与晶体管12功能不同，所述晶体管12的源极或漏极后续需要与第一介质层14 上方的半导体元件电连接，而晶体管11无需与第一介质层14上方的半导体元件电连接）， 在半导体元件上方覆盖第一介质层14后，刻蚀所述第一介质层14,形成露出晶圆管11的源 极或漏极13的第一通孔15。
[0006] 参考图2,在所述第一介质层14上形成第一金属层16 (如，钨层），所述第一金属 层16填充满所述第一通孔15。
[0007] 参考图3,采用平坦化工艺（如化学机械研磨，Chemical Mechanical Polish,简 称CMP)去除第一介质层14上多余的第一金属层，至露出所述第一介质层14,在所述通孔 15内形成第一导电插塞17,所述第一导电插塞17与所述晶体管12的源极或漏极13电连 接；
[0008] 再参考图4,在所述第一导电插塞17以及第一介质层14上形成阻挡层18,并在 所述阻挡层18上形成第二介质层20后，以所述阻挡层18作为刻蚀停止层，刻蚀所述第二 介质层20,形成露出所述阻挡层18的第二通孔（图中未标示），同时在所述第二介质层20 的其他区域（如所述晶体管11上方）形成第三通孔（图中未标示）；之后沿着所述第二通 孔和第三通孔继续刻蚀所述阻挡层18 ;接着向所述第二通孔和第三通孔内填充第二金属 (如，铜）形成第二导电插塞21和第三导电插塞22。所述第二导电插塞21和第三导电插 塞22组成第二介质层20内的互连结构，其中，所述第二导电插塞与第一导电插塞17电连 接，而所述第三导电插塞22不需要所述晶体管11连接。
[0009] 在刻蚀所述第二介质层20时，所述阻挡层18可有效防止刻蚀所述第二介质层20 以形成第三通孔时，出现过刻蚀情形，从而造成第三通孔深度过大而影响后续形成的半导 体器件性能。
[0010] 随着半导体技术发展，对于半导体器件中元件以及元件间的互连结构的精度要求 不断提升。然而，通过上述工艺形成的互连结构后的半导体器件性能较差，无法满足半导体 器件发展要求。为此，如何提高互连结构的制备工艺，以提高半导体器件的性能是本领域技 术人员亟需解决的问题。
【发明内容】
toon] 本发明解决的问题是提供一种半导体器件的形成方法，以提高半导体器件的性 能。
[0012] 为解决上述问题，本发明提供的半导体器件的形成方法包括：
[0013] 提供基底；
[0014] 在所述基底上形成第一晶体管；
[0015] 在所述基底上形成覆盖所述第一晶体管的第一介质层；
[0016] 在所述第一介质层上形成阻挡层；
[0017] 刻蚀所述阻挡层和第一介质层形成第一通孔，所述第一通孔露出所述第一晶体管 的源极或漏极；
[0018] 向所述第一通孔填充第一导电材料，形成填充于所述第一通孔且覆盖所述阻挡层 的第一导电层；
[0019] 以所述阻挡层作为停止层，采用平坦化工艺去除所述阻挡层上的第一导电层，在 所述第一通孔内形成第一导电插塞。
[0020] 可选地，所述阻挡层的厚度为100~3001.
[0021] 可选地，所述阻挡层的材料为氮化硅、碳化硅或氮氧化硅。
[0022] 可选地，在形成所述第一介质层前，所述半导体器件的形成方法还包括：在所述基 底上形成第二晶体管；
[0023] 在所述基底上形成覆盖所述第一晶体管的第一介质层的步骤包括：所述第一介质 层还覆盖所述第二晶体管；
[0024] 在形成所述第一导电插塞后，所述半导体器件的形成方法还包括步骤：在所述阻 挡层上形成第二介质层；
[0025] 以所述阻挡层为刻蚀阻挡层刻蚀所述第二介质层，在所述第二介质层内形成第二 通孔和第三通孔，所述第二通孔位于所述第一导电插塞的上方且露出所述第一导电插塞， 所述第三通孔位于所述第二晶体管上方且露出所述阻挡层；
[0026] 向所述第二通孔内和第三通孔内填充第二导电材料，在所述第二通孔内形成第二 导电插塞，在所述第三通孔内形成第三导电插塞。
[0027] 可选地，所述第二导电材料为铜。
[0028] 可选地，刻蚀所述第二介质层的步骤中，所述阻挡层的刻蚀速率小于所述第二介 质层的刻蚀速率。
[0029] 可选地，刻蚀所述第二介质层的步骤中，所述第一导电插塞的刻蚀速率小于所述 第二介质层的刻蚀速率。
[0030] 可选地，在刻蚀所述介质层和阻挡层形成第一通孔前，所述半导体器件的形成方 法还包括步骤：在所述阻挡层上形成第三介质层；
[0031] 刻蚀所述第一介质层和阻挡层形成第一通孔的步骤包括：刻蚀所述第一介质层、 阻挡层和第三介质层以形成所述第一通孔；
[0032] 在所述阻挡层上形成第一导电层的步骤包括：在所述第三介质层上形成所述第一 导电层。
[0033]可选地，所述第一介质层的材料为氧化硅。
[0034]可选地，采用平坦化工艺去除所述阻挡层上的第一导电层的步骤中：所述阻挡层 的去除速率小于所述第三介质层的去除速率。
[0035] 可选地，所述第一导电材料为钨。
[0036] 可选地，在形成第一通孔之后，形成第一导电层前，所述半导体器件的形成方法还 包括：在所述第一通孔的侧壁形成扩散阻挡层。
[0037] 可选地，所述平坦化工艺为化学机械研磨。
[0038] 与现有技术相比，本发明的技术方案具有以下优点：
[0039] 在所述第一介质层上形成阻挡层，之后刻蚀所述阻挡层和第一介质层形成第一通 孔，所述第一通孔露出基底上第一晶体管的源极或漏极；并在形成填充第一通孔的第一导 电层后，采用平坦化工艺去除阻挡层上的第一导电层，从而在所述第一通孔内形成第一导 插塞。其中，在所述平坦化工艺中，所述阻挡层作为停止层，避免阻挡层下方的第一介质层 受到损伤，从而避免平坦化工艺中基于第一导电插塞的刻蚀速率小于第一介质层的刻蚀速 率，而导致未设有第一导电插塞的部分的第一介质层的刻蚀速率明显大于设有第一导电插 塞部分的第一介质层的问题，进而可以减少由此在所述第一介质层表面形成明显的"碟形 结构"，这样可以降低对后续半导体器件的制备步骤造成不利影响，以及降低最终形成的半 导体器件的性能；
[0040] 此外，所述阻挡层可有效避免平坦化工艺中阻挡层下方的第一介质层受到损伤， 从而避免造成第一介质层局部厚度减小的问题，并避免后续在所述第一介质层上形成互连 结构后，因为所述第一介质层局部厚度减小而减小了第一介质层上的互连结构与和第一介 质层内的晶体管之间的距离，进而避免由此造成第一介质层内的晶体管与第一介质层上的 互连结构之间的电容增加等问题。
[0041] 进一步可选地，在所述基底上形成有第二晶体管，在形成所述第一导电插塞后，在 所述第一导电插塞和阻挡层上形成第二介质层，并以所述阻挡层作为刻蚀阻挡层刻蚀所述 第二介质层，形成露出第一导电插塞的第二通孔，并在第二通孔内填充第二导电材料形成 连接所述第一导电插塞的第二导电插塞；其中在刻蚀所述第二通孔时，同时在所述第二晶 体管上方形成第三通孔，并在第三通孔内填充第二导电材料，形成不连接所述第二晶体管 的第三导电插塞。所述第二导电插塞和第三导电插塞形成位于所述第二介质层内的互连结 构。相比与现有的技术中，先形成第一导电插塞后再形成阻挡层，并在所述阻挡层上形成第 二介质层后，刻蚀第二介质层形成第二通孔和第三通孔的技术方案。上述技术方案中，刻蚀 第二介质层时，所述阻挡层作为刻蚀阻挡层，有效避免所述第一介质层被过度刻蚀的问题， 从而降低第三导电插塞和第二晶体管之间的距离，避免造成第二晶体管和第三导电插塞之 间电容增加的问题。
【附图说明】
[0042] 图1至图4现有的一种互连结构形