半导体器件制造方法
【技术领域】
[0001]本发明涉及一种半导体器件制造方法，特别是涉及一种三维多栅FinFET中源漏外延扩展区掺杂方法。
【背景技术】
[0002]在当前的亚20nm技术中，三维多栅器件(FinFET或Tr1-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
[0003]例如，双栅SOI结构的M0SFET与传统的单栅体Si或者SOI M0SFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。
[0004]本发明人未公开的申请中，一种FinFET结构以及制造方法通常包括:在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；对鳍片执行离子注入或者沉积掺杂层并退火，在鳍片中部形成穿通阻挡层(PTSL)以抑制寄生沟道效应；在沟槽中填充绝缘材料，回刻以露出部分鳍片，形成浅沟槽隔离(STI);在鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1?5nm)假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层以及氮化硅的假栅极盖层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；以假栅极堆叠为掩模，对鳍片进行浅掺杂形成轻掺杂漏结构(LDD)特别是源漏延伸(SDE)结构以抑制漏致感应势垒降低效应，掺杂方式可以包括大倾角浅结倾斜注入、扩散或者分子沉积；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；在栅极侧墙的沿第一方向的两侧的鳍片上选择性外延生长相同或者相近材料形成源漏区(由于栅极侧墙、假栅极堆叠顶部等为绝缘介电质材质，无法在其上外延生长半导体材料)，优选采用SiGe、SiC等高于Si应力的材料以提高载流子迁移率；优选地，在源漏区上形成接触刻蚀停止层(CESL);在晶片上沉积层间介质层(ILD);刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料(HK)的栅极绝缘层以及金属/金属合金/金属氮化物(MG)的栅极导电层，并优选包括氮化物材质的栅极盖层以保护金属栅极。进一步地，利用掩模刻蚀ILD形成源漏接触孔，暴露源漏区；可选地，为了降低源漏接触电阻，在源漏接触孔中形成金属硅化物。填充金属/金属氮化物形成接触塞，通常优选填充率较高的金属W、Ti。由于CESL、栅极侧墙的存在，填充的金属W、Ti会自动对准源漏区，最终形成接触塞。
[0005]然而，上述工艺LDD/SDE注入之后才外延生长源漏区，注入工艺过程中离子在电磁场作用下轰击鳍片结构表面，累积了较多的损伤、裂纹等，这些表面缺陷不利于后续外延生长高质量、低缺陷的外延层，易于使得源漏接触电阻变大(接触面的裂纹、空隙增大了电阻率)，甚至使得器件失效(极端情况下由于接触面缺陷分布太广或者太深，导致外延层在后续的工艺处理过程中剥落，导致器件一个或多个端子的断路；或者鳍片结构顶部受到大量离子轰击而非晶化，使得器件特性严重偏离预定设计)。另一方面，LDD注入形成的LDD/SDE掺杂区在后续的选择性外延生长工艺期间将经受较长时间(例如5min?3h)的高温处理(例如650?1000摄氏度)过程，这将导致结深严重扩散，引起器件严重的短沟道效应。
[0006]解决上述问题的一种可行思路是采用先外延形成抬升源漏区，然后穿过抬升源漏区向鳍片顶部注入掺杂。然后，由于抬升源漏区在鳍片顶部外延生长时各个晶向生长速度不一致，往往得到菱形、钻石形(diamond)的外延层剖面，这将使得穿过该形状的外延层注入在各个方向掺杂不均匀，例如在抬升源漏区较厚的顶部下方的鳍片结构中掺杂浓度较低，而在抬升源漏区较薄的侧壁部分附近的鳍片结构中掺杂浓度较高，这种掺杂的不均匀性将导致结深控制的不均匀性，使得器件性能发生漂移。
[0007]另一种可行的思路是在外延生长抬升源漏区的同时先进行原位掺杂，然后通过后续退火等工艺使得抬升源漏区中的部分或者全部掺杂剂向下方扩散至鳍片结构中形成轻掺杂源漏(LDD)或者源漏延伸(SDE)结构。然而，这种方法形成的结深由扩散工艺决定，掺杂剂浓度分布的梯度较缓，无法形成较为陡峭的浓度梯度分布，不利于器件短沟道效应的控制。
【发明内容】
[0008]由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构制造方法，能有效提高LDD/SDE结构的稳定性，减缓了器件的短沟道效应。
[0009]为此，本发明提供了一种半导体器件制造方法，包括:在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙；以栅极侧墙和假栅极堆叠结构为掩模，刻蚀鳍片，形成源漏区沟槽；执行轻掺杂离子注入，在源漏区沟槽的底部和侧壁中形成源漏延伸区；在源漏区沟槽中和/或上外延生长形成源漏区；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。
[0010]其中，形成假栅极堆叠结构之前进一步包括，执行离子注入，在鳍片中部和/或底部形成穿通阻挡层。
[0011]其中，源漏延伸区的厚度为5?30nm。
[0012]其中，源漏区沟槽的底部在穿通阻挡层之上，两者之间留有一部分鳍片。
[0013]其中，采用各向异性刻蚀工艺形成具有垂直侧壁的源漏区沟槽。
[0014]其中，形成具有垂直侧壁的源漏区沟槽之后，采用各向同性刻蚀工艺在源漏区沟槽侧壁形成凹陷。
[0015]其中，执行轻掺杂离子注入步骤期间，调整垂直倾角和/或水平倾角的大小，以控制源漏延伸区沿垂直方向和/或沿第一方向的结深。
[0016]其中，形成栅极沟槽的步骤之前进一步包括:在源漏区上外延生长抬升源漏区；在栅极侧墙上形成第二栅极侧墙；以第二栅极侧墙为掩模，执行重掺杂离子注入，调整抬升源漏区的掺杂类型和/或浓度；退火，激活掺杂离子和/或修复离子注入损伤。
[0017]其中，退火之后进一步包括，在器件上形成接触刻蚀停止层以及层间介质层。
[0018]其中，栅极堆叠结构包括高K材料的栅极绝缘层以及金属材料的栅极导电层。
[0019]依照本发明的半导体器件制造方法，选择性刻蚀鳍片结构形成源漏沟槽后执行轻掺杂注入形成超浅LDD，此后再外延生长源漏区，提高了器件的稳定性，减缓了器件的短沟道效应。
【附图说明】
[0020]以下参照附图来详细说明本发明的技术方案，其中:
[0021]图1至图12为依照本发明的FinFET制造方法各步骤的示意图；以及
[0022]图13为依照本发明的FinFET器件结构透视图。
【具体实施方式】
[0023]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效提高LDD/SDE结构的稳定性的三维多栅FinFET制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0024]值得注意的是，以下各个附图中上部部分为器件沿图13中第一方向(鳍片延伸方向，源漏延伸方向，也即Y-Y’轴线)的剖视图，中间部分为器件沿第二方向(栅极堆叠延伸方向，垂直于第一方向，也即X-X’轴线)的栅极堆叠中线的剖视图，下部部分为器件沿平行于第二方向且位于栅极堆叠之外(第一方向上具有一定距离)位置处(也即Χ1-ΧΓ轴线)获得的剖视图。
[0025]如图1所示，在衬底1上形成沿第一方向延伸的多个鳍片结构1F以及鳍片结构之间的沟槽1G，其中第一方向为未来器件沟道区延伸方向(图13中的Y-Y’轴线)。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(Strained Si)、锗娃(SiGe),或是化合物半导体材料,例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。任选的，在衬底1上形成硬掩模层2，例如通过LPCVD、PECVD、溅射等工艺形成的氮化硅、氮氧化硅层2。在硬掩模层2上涂覆光刻胶并曝光显影形成光刻胶图形(未示出)，以光