栅电极120的二侧形成间隔物122及124。于第一重掺杂区108中形成第三重掺杂区130。之后可形成触点(contact)及其他结构。
[0040]请参照图2A-图2B，其绘示根据另一实施例的半导体结构。图2A为半导体结构的俯视图，而图2B为取自图2A中剖面线B’ -B’的半导体结构的剖面图。在本实施例中，静电放电保护元件204包括一第四重掺杂区232。第四重掺杂区232形成于第二重掺杂区110中。第三重掺杂区130及第四重掺杂区232可交错地形成，如图2A所示。第四重掺杂区232具有第一掺杂类型。类似于第三重掺杂区130，第四重掺杂区232的设置可改善静电放电保护效果。
[0041]请参照图3，其绘示根据又一实施例的半导体结构。在本实施例中，半导体结构还包括用于隔绝的一深阱区334。深阱区334形成于基板102中，且阱区106是形成于深阱区334中。静电放电保护元件304的场区114并未延伸至深阱区334。深阱区334具有第二掺杂类型。
[0042]图4标出本说明书一范例的半导体结构的特征，而图5标出一比较例的半导体结构的特征。范例的半导体结构及比较例的半导体结构具有相同的总宽度及相同的栅电极至漏极侧标准(rule)。与比较例的半导体结构相比，范例的半导体结构的维持电压(holdingvoltage)增加约20%、驱动电压(trigger voltage)增加约17%。维持电压的增加有利于降低闩锁效应(latch-up)的影响。驱动电压的增加意味着范例的半导体结构是更为坚固耐用。
[0043]现在请参照图6，其绘示根据另一实施例的半导体结构。半导体结构包括一基板102及一静电放电保护元件404。在本实施例中，静电放电保护元件404是例示性地绘示成M0SFET型态。然而，静电放电保护元件404可为其他型态。静电放电保护元件404包括一阱区106、一第一重掺杂区108、一第二重掺杂区110、一栅极结构112及一场区414。静电放电保护元件404的阱区106、第一重掺杂区108、第二重掺杂区110与栅极结构112是相同于静电放电保护元件104的阱区106、第一重掺杂区108、第二重掺杂区110与栅极结构112，相关叙述就此省略。场区414形成于阱区106中第一重掺杂区108与栅极结构112下。场区414并未形成于第二重掺杂区110下，以改善耐压性。场区414具有第一掺杂类型。半导体结构还包括一浅沟道隔离结构416。浅沟道隔离结构416形成于邻接第一重掺杂区108处。在本实施例中，场区414并未延伸至浅沟道隔离结构416下。在本实施例中，第一掺杂类型可为P型，第二掺杂类型可为η型。在另一实施例中，第一掺杂类型可为η型，第二掺杂类型可为Ρ型。
[0044]类似于静电放电保护元件104，静电放电保护元件404还可包括二个轻掺杂区126及128、以及/或一第三重掺杂区130。根据本实施例的半导体结构还可包括如第2图所示的一第四重掺杂区。根据本实施例的半导体结构还可包括如图3所示的一深阱区。
[0045]在形成根据本实施例的半导体结构的工艺中，首先于基板102中形成浅沟道隔离结构416。接着，于基板102中注入阱区106。之后，于阱区106中形成源极区及漏极区，亦即第一重掺杂区108及第二重掺杂区110。于阱区106中注入场区414。接着，依序形成栅介电质118与门电极120。于阱区106中注入轻掺杂区126及128。之后，于栅电极120的二侧形成间隔物122及124。于第一重掺杂区108中形成第三重掺杂区130。之后可形成触点及其他结构。
[0046]由于场区并未形成于第二重掺杂区下，在根据实施例的半导体结构中，可避免源极区及漏极区之间的冲穿(punch-through)。因此，可以改善根据实施例的半导体结构的耐压性。
[0047]综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1.一种半导体结构，包括: 一基板； 一阱区，形成于该基板中，该阱区具有一第一掺杂类型； 一第一重掺杂区，形成于该阱区中，该第一重掺杂区具有一第二掺杂类型； 一第二重掺杂区，形成于该阱区中并与该第一重掺杂区分离，该第二重掺杂区具有该第二掺杂类型； 一栅极结构，形成于该基板上介于该第一重掺杂区及该第二重掺杂区之间； 一场区，形成于该阱区中该第一重掺杂区及该栅极结构下，该场区具有该第一掺杂类型，其中该场区并未形成于该第二重掺杂区下；以及一场氧化物，形成于邻接该第一重掺杂区处。2.根据权利要求1所述的半导体结构，其中该场区更延伸至该场氧化物下。3.根据权利要求1所述的半导体结构，更包括: 一轻掺杂区，形成于该阱区中邻接该第二重掺杂区处，该轻掺杂区具有该第二掺杂类型。4.根据权利要求1所述的半导体结构，更包括: 一第三重掺杂区，形成于该第一重掺杂区中，该第三重掺杂区具有该第一掺杂类型。5.根据权利要求1所述的半导体结构，更包括: 一第四重掺杂区，形成于该第二重掺杂区中，该第四重掺杂区具有该第一掺杂类型。6.根据权利要求1所述的半导体结构，更包括: 一深阱区，形成于该基板中，该深阱区具有该第二掺杂类型，其中该阱区是形成于该深阱区中。7.根据权利要求1所述的半导体结构，更包括: 一静电放电保护元件，包括该阱区、该第一重掺杂区、该第二重掺杂区、该栅极结构及该场区。8.—种半导体结构，包括: 一基板； 一阱区，形成于该基板中，该阱区具有一第一掺杂类型； 一第一重掺杂区，形成于该阱区中，该第一重掺杂区具有一第二掺杂类型； 一第二重掺杂区，形成于该阱区中并与该第一重掺杂区分离，该第二重掺杂区具有该第二掺杂类型； 一栅极结构，形成于该基板上介于该第一重掺杂区及该第二重掺杂区之间； 一场区，形成于该阱区中该第一重掺杂区及该栅极结构下，该场区具有该第一掺杂类型，其中该场区并未形成于该第二重掺杂区下；以及一浅沟道隔离结构，形成于邻接该第一重掺杂区处。9.根据权利要求8所述的半导体结构，更包括: 一轻掺杂区，形成于该阱区中邻接该第二重掺杂区处，该轻掺杂区具有该第二掺杂类型。10.根据权利要求8所述的半导体结构，更包括: 一第三重掺杂区，形成于该第一重掺杂区中，该第三重掺杂区具有该第一掺杂类型。
【专利摘要】本发明公开了一种包括改良的静电放电保护元件的半导体结构。此种半导体结构包括一基板、形成于基板中的一阱区、形成于阱区中的一第一重掺杂区、形成于阱区中并与第一重掺杂区分离的一第二重掺杂区、形成于基板上介于第一重掺杂区及第二重掺杂区之间的一栅极结构、形成于阱区中第一重掺杂区与栅极结构下的一场区、及形成于邻接第一重掺杂区处的一场氧化物/浅沟道隔离结构。场区并未形成于第二重掺杂区下。阱区及场区具有一第一掺杂类型。第一重掺杂区及第二重掺杂区具有一第二掺杂类型。
【IPC分类】H01L23/60
【公开号】CN105489594
【申请号】CN201410470150
【发明人】陈永初
【申请人】旺宏电子股份有限公司
【公开日】2016年4月13日
【申请日】2014年9月16日