半导体器件的形成方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，特别涉及一种半导体器件的形成方法。
【背景技术】
[0002]在目前的半导体产业中，集成电路产品主要可分为三大类型:逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来快闪存储器(flash memory，简称闪存)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
[0003]随着半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。对于嵌入式半导体器件来说，其通常分为逻辑区和存储区，逻辑区通常包括逻辑晶体管，存储区则包括存储晶体管(快闪存储器)。
[0004]然而，现有技术在同一晶圆上形成逻辑晶体管和存储晶体管时，晶圆上制造的半导体器件良率有待进一步提尚。
【发明内容】
[0005]本发明解决的问题是提供一种半导体器件的形成方法，提高制造的逻辑器件和存储器件的良率。
[0006]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:
[0007]提供基底，所述基底包括存储区、逻辑区、以及位于存储区和逻辑区之间的隔离区，所述隔离区包括与逻辑区相邻接的第一隔离区，所述存储区基底表面形成有存储栅极膜、以及位于存储栅极膜表面的介质层，所述介质层还位于部分隔离区表面且暴露出第一隔离区表面;形成覆盖所述介质层表面、隔离区表面、以及逻辑区基底表面的逻辑栅极膜；采用第一刻蚀工艺刻蚀去除位于存储区上方的逻辑栅极膜，保留位于第一隔离区表面以及逻辑区基底表面的逻辑栅极膜，且在第一刻蚀工艺后，位于介质层侧壁表面的逻辑栅极膜为第一栅极侧墙;去除所述介质层;在所述存储栅极膜表面、第一栅极侧墙表面、以及暴露出的隔离区表面形成图形化掩膜层，所述图形化掩膜层还位于第一隔离区的逻辑栅极膜整个顶部和侧壁表面，且所述图形化掩膜层还位于逻辑区的部分逻辑栅极膜顶部表面；以所述图形化掩膜层为掩膜，采用第二刻蚀工艺刻蚀逻辑区的逻辑栅极膜直至暴露出逻辑区基底表面，形成逻辑栅极结构，且在第二刻蚀工艺后，位于第一隔离区的逻辑栅极膜为支撑栅结构;去除所述图形化掩膜层。
[0008]可选的，在平行于存储区指向逻辑区的方向上，位于第一隔离区的逻辑栅极膜顶部的图形化掩膜层宽度与第一隔离区的逻辑栅极膜顶部宽度相同。
[0009]可选的，在平行于存储区指向逻辑区的方向上，位于第一隔离区的逻辑栅极膜顶部的宽度范围为大于最小特征尺寸。
[0010]可选的，采用湿法刻蚀工艺，刻蚀去除所述图形化掩膜层。
[0011]可选的，所述图形化掩膜层的材料为氧化硅、氮化硅、氮氧化硅、碳氮氧化硅或氮化硼中的一种或多种。
[0012]可选的，所述第一刻蚀工艺的步骤包括:在所述逻辑区、以及第一隔离区的逻辑栅极膜表面形成第一图形层；以所述第一图形层为掩膜，刻蚀去除被所述第一图形层暴露的逻辑栅极膜，暴露出部分隔离区表面;去除所述第一图形层。
[0013]可选的，所述存储区基底表面还形成有贯穿所述介质层以及存储栅极膜的字线层。
[0014]可选的，在去除所述图形化掩膜层之后，还包括步骤:刻蚀去除位于相邻字线层之间的存储栅极膜直至暴露出存储区基底表面，形成存储栅极结构。
[0015]可选的，形成所述存储栅极结构的工艺步骤包括:形成覆盖所述逻辑栅极结构表面、逻辑区基底表面、支撑栅结构表面、以及第一栅极侧墙表面的第三图形层；以所述第三图形层为掩膜，刻蚀去除位于相邻字线层之间的存储栅极膜直至暴露出存储区基底表面；去除所述第三图形层。
[0016]可选的，形成所述图形化掩膜层的工艺步骤包括:形成覆盖所述字线层表面、存储栅极膜表面、第一栅极侧墙表面、暴露出的隔离区表面、第一隔离区的逻辑栅极膜表面、以及逻辑区的逻辑栅极膜表面的初始硬掩膜层;在所述初始硬掩膜层表面形成第二图形层；以所述第二图形层为掩膜，刻蚀去除位于逻辑区的部分初始硬掩膜层，形成所述图形化掩膜层;去除所述第二图形层。
[0017]与现有技术相比，本发明的技术方案具有以下优点:
[0018]本发明提供一种半导体器件的形成方法，在形成定义逻辑栅极结构的图形化掩膜层时，图形化掩膜层还位于第一隔离区的逻辑栅极膜顶部和侧壁表面，使得在刻蚀形成逻辑栅极结构的过程中，第一隔离区的逻辑栅极膜受到图形化掩膜层的保护，使得在刻蚀存储栅极结构后，位于第一隔离区的逻辑栅极膜被保留下来作为支撑栅结构，所述支撑栅结构对第一隔离区的图形化掩膜层起到支撑作用。由于支撑栅结构对图形化掩膜层具有支撑作用，使得在去除图形化掩膜层的过程中，第一隔离区的图形化掩膜层不易倒塌，减少了半导体器件形成过程的脱落源，继而提高半导体器件的生产良率。
【附图说明】
[0019]图1至图6为一实施例提供的半导体器件形成过程的剖面结构示意图；
[0020]图7至图16为本发明实施例提供的半导体器件形成过程的剖面结构示意图。
【具体实施方式】
[0021]由【背景技术】可知，现有技术制造的半导体器件包含逻辑器件和存储器件时，半导体器件的良率有待提高，具体的，在半导体器件的制造过程中出现了结构脱落(peeling)的问题，脱落的结构对半导体器件的其他区域造成损伤。
[0022]图1至图6为一实施例半导体器件形成过程的剖面结构示意图。
[0023]参考图1，提供基底100，所述基底100包括存储区101、逻辑区102、以及位于存储区101和逻辑区102之间的隔离区103;所述存储区101基底100表面形成有存储栅极膜，包括由下至上依次堆叠的隧穿介质膜111、浮栅导电膜112、栅间介质膜113以及控制栅导电膜114，所述存储栅极膜表面、隔离区103表面以及逻辑区102基底100表面还形成有介质层105，其中，所述存储区101基底100表面还形成有贯穿介质层105以及存储栅极膜的字线层106，所述字线层106顶部与介质层104顶部齐平，其中，在高于存储栅极膜顶部的字线层106侧壁表面还形成有存储侧墙107。
[0024]参考图2，刻蚀去除位于逻辑区102基底100表面介质层105，且刻蚀去除与逻辑区102相邻的部分隔离区103上方的介质层105;接着，在所述字线层106表面、介质层105表面、逻辑区102基底100表面、以及暴露出的隔离区103表面沉积逻辑栅极膜，所述逻辑栅极膜包括逻辑栅介质膜121和位于逻辑栅介质膜121表面的逻辑栅电极膜122。
[0025]参考图3，刻蚀