场效应晶体管和方法
【专利说明】场效应晶体管和方法
[0001]相关申请的交叉引用
[0002]本申请涉及于2012年4月25日提交的美国专利申请系列号13/456,039。本申请还要求于2013年9月30日提交的美国专利申请系列号14/041,667和于2014年5月29日提交的美国专利申请系列号14/290,029的优先权和权益，这些申请整体地通过引用并入本文。
[0003]关于联邦资金的声明
[0004]本发明在美国政府合同DE-AR-0000117的资助下做出。美国政府在本发明中具有一定的权利。
技术领域
[0005]本公开涉及III族氮化物场效应晶体管(FETs)并且具体地涉及用于FET的绝缘栅。除非另有说明，则此文与带有钝化的III族氮化物绝缘栅晶体管有关。
【背景技术】
[0006]对于高速和高功率应用来说，III族氮化物晶体管是很有希望的，所述高速和高功率应用诸如电源开关，除了其他应用以外，其可用于电机驱动器和电源。
[0007]这些应用中的许多需要晶体管以常关模式操作。常关模式操作可通过许多方式来实现，但典型地要以较高的导通电阻和较低的输出电流为代价。
[0008]于2012年4月25日提交的美国专利申请号13/456,039描述了一种常关型III族氮化物场效应晶体管以及制备常关型FET的方法。
[0009]于2013年9月30日提交的美国专利申请号14/041,667描述了具有高阈值电压和低导通电阻的III族氮化物晶体管。
[0010]具有常关型III族氮化物晶体管的高功率应用需要绝缘栅来实现低泄漏电流，且需要有效的钝化介电体来实现最小的俘获效应。
[0011]最适合的栅极绝缘体和最适合的钝化介电体通常是不同的材料，其可能导致工艺兼容性问题。例如，等离子体增强化学气相沉积(PECVD)SiN膜是已知良好的钝化材料，而金属有机化学气相沉积(MOCVD)AIN是已知良好的栅极绝缘体材料。
[0012]不幸的是，形成MOCVD AlN的工序可能降解已经在半导体上沉积的PECVD SiN膜。
[0013]所需要的是解决此工艺不兼容性问题且具有高击穿电压和低导通电阻的器件结构和制备该器件的方法。本文的实施方案考虑了这些和其他需求。
【发明内容】
[0014]在本文公开的第一个实施方案中，场效应晶体管(FET)包括多个半导体层，接触半导体层中的至少一层的源极，接触半导体层中的至少一层的漏极，覆盖源极和漏极之间的半导体顶面的一部分的第一介电体层，延伸通过第一介电体层并且具有位于半导体层的顶面上或位于半导体层中的一层内的底部的第一沟槽，内衬第一沟槽并且覆盖第一介电体层的一部分的第二介电体层，在半导体层、第一介电体层和第二介电体层上方的第三介电体层，延伸通过第三介电体层并且具有位于第二介电体层的表面上的第一沟槽中或位于第二介电体层内的底部、并且在第一介电体上的第二介电体的一部分上方延伸的第二沟槽，和填充第二沟槽的栅极。
[0015]在本文公开的另一实施方案中，一种制造场效应晶体管(FET)的方法包括:形成多个半导体层，形成接触半导体层中的至少一层的源极，形成接触半导体层中的至少一层的漏极，形成覆盖源极和漏极之间的半导体顶面的一部分的第一介电体层，形成延伸通过第一介电体层并且具有位于半导体层的顶面上或位于半导体层中的一层内的底部的第一沟槽，形成内衬第一沟槽并且覆盖第一介电体层的一部分的第二介电体层，形成在半导体层、第一介电体层和第二介电体层上方的第三介电体层，形成延伸通过第三介电体层并且具有位于第二介电体层的表面上的第一沟槽中或在第二介电体层内的底部、并且在第一介电体上的第二介电体的一部分上方延伸的第二沟槽，以及形成填充第二沟槽的栅极。
[0016]从后面的【具体实施方式】和附图中，这些和其他特征以及优势将变得进一步显而易见。在附图和说明书中，数字指示各种特征，在整个附图和说明书中相同的数字指代相同的特征。
【附图说明】
[0017]图1显示根据本公开的III族氮化物场效应晶体管的图解；
[0018]图2显示根据本公开的FET的典型断态电流电压(IV)特性；
[0019]图3显示根据本公开的FET的典型动态电流电压(IV)特性；
[0020]图4显示了根据本公开的另一场效应晶体管的图解；
[0021]图5显示了根据本公开的又一场效应晶体管的图解；
[0022]图6显不了根据本公开的再另一场效应晶体管的图解;和
[0023]图7显示了根据本公开的栅极绝缘体堆叠的图解。
【具体实施方式】
[0024]在下面的描述中，给出大量具体的细节以清楚地描述本文公开的各种具体的实施方案。然而，本领域技术人员将理解在此要求保护的发明可以在不需要下面所讨论的所有具体细节的情况下实施。在其他情况下，没有描述公知的特征以便不使本发明难以理解。
[0025]图1显示了根据本公开的III族氮化物场效应晶体管(FET)的图解。FET具有在基板12上形成的缓冲层14。沟道层16在缓冲层14上形成和势皇层18在沟道层16上形成。
[0026]基板12材料可以是硅(Si)、碳化硅(SiC)、蓝宝石(Al2O3)、氮化镓(GaN)或氮化铝(AlN)0
[0027]缓冲层14可以是通过化学气相沉积或分子束外延在基板12上生长的III族氮化物材料的堆叠。
[0028]沟道层16可以是通过化学气相沉积或分子束外延在缓冲层14上生长的III族氮化物材料，诸如GaN。典型地，沟道层16是厚度范围为5纳米至几微米的未掺杂的GaN层。
[0029]势皇层18可以为1-30纳米厚并且可以典型地为仅5nm厚。势皇层18可以是AlGaN，具有25%A1成分。
[0030]源极20和漏极22与沟道层16接触并且延伸通过势皇层18。源极20和漏极22在沟道层16的对侧端部上。
[OO31 ] 介电体层30可以为Inm-1OOnm厚并且典型地为1nm厚，并且可以为SiN，介电体层30通过金属有机化学气相沉积(MOCVD)沉积在AlGaN势皇层18的顶部上。在优选的实施方案中，介电体层30在高于600°C的温度，且典型地在900°C的温度通过MOCVD沉积。
[0032]如图1中所示，在源极20和漏极22之间，介电体层30在栅极区中AlGaN势皇层18的顶部上被图形化以1^2、1^1、1^、1^1和1^12的距离。在图1的实施方案中，介电体层30不与源极20或漏极22中的任一个接触。
[0033]如图1中所示，具有Lg的长度的第一栅极沟槽32穿过介电体层30和势皇层18形成。栅极沟槽32的底部38位于沟道层16内，并且在势皇层18的下方延伸并且进入到沟道层16中达垂直距离36。此垂直距离36在势皇层18和沟道层16的界面与栅极沟槽32的底部38之间，并且典型地为0-10纳米(nm)。对于常关操作，垂直距离36需要等于或大于Onm，并且需要尽可能小以便最小化导通电阻。
[0034]栅极绝缘体33在栅极沟槽32中并且在介电体层30上方形成。如图7中所示，栅极绝缘体33可以包括下列的堆叠:在栅极沟槽32的底部处的单晶AlN层104，其可以为至多2nm厚并且典型地为Inm厚；在单晶AlN层上的多晶AlN层102，其为lnm-50nm厚并且典型地为1nm厚；和在多晶AlN层上形成的SiN绝缘层100，其可以为lnm-50nm厚并且典型地为1nm厚。
[0035]单晶AlN 104优选地在大于600C且小于1100C的温度下生长。生长单晶AlN 104的优选温度为900C。多晶AlN 102优选在大于300C且小于900C的温度下生长，且优选温度为600Co
[0036]栅极绝缘体33堆叠使得FET成为常关