具有高迁移率沟道的半导体器件的制作方法
【专利说明】具有高迁移率沟道的半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求共同拥有的于2013年9月27日提交的美国非临时专利申请N0.14/040，366的优先权，该非临时专利申请的内容通过援引全部明确纳入于此。
[0003]领域
[0004]本公开一般涉及具有高迀移率沟道的半导体器件及其形成。
[0005]相关技术描述
[0006]技术进步已产生越来越小的装置且越来越强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线计算设备，诸如便携式无线电话、个人数字助理(PDA)以及寻呼设备。更具体地，便携式无线电话(诸如蜂窝电话和网际协议(IP)电话)可通过无线网络传达语音和数据分组。此外，许多此类无线电话包括被纳入于其中的其他类型的设备。例如，无线电话还可包括数码相机、数码摄像机、数字记录器以及音频文件播放器。同样，此类无线电话可处理可执行指令，包括可被用于访问因特网的软件应用，诸如web浏览器应用。如此，这些无线电话可包括显著的计算能力。
[0007]为提高半导体器件的沟道区的迀移率，高迀移率材料已被添加到沟道区。具有高迀移率沟道的沟道区可在半导体器件处于导通状态时有利地启用导电性(例如，高电流)。然而，在半导体器件的沟道区中使用高迀移率材料会造成一些问题，诸如在半导体器件处于截止状态时增加的基板泄漏(例如，电流泄漏)。
[0008]概述
[0009]本公开提供一种具有高迀移率沟道的半导体器件。该半导体器件包括栅极、源极区和漏极区。栅极与高迀移率沟道区接触，且高迀移率沟道区可基本上延伸栅极的长度。高迀移率沟道可被配置成在半导体器件处于导通状态时启用导电性(例如，高电流)。高迀移率沟道不接触与半导体器件的源极区或漏极区相关联的掺杂区，诸如轻度掺杂的注入物。一种材料可位于高迀移率沟道和源极区之间或位于高迀移率沟道和漏极区之间。例如，半导体器件的基板的一部分可位于掺杂区与高迀移率沟道之间。因此，高迀移率沟道和掺杂区被分开以在半导体器件处于截止状态时降低(例如，限制)经由高迀移率沟道的电流泄漏。例如，掺杂区与高迀移率沟道之间的结可以提供用于降低或抑制截止状态时的电流泄漏的阻挡层。
[0010]在一特定实施例中，一种半导体器件包括源极区和漏极区之间的高迀移率沟道。高迀移率沟道基本上延伸栅极的长度。半导体器件还包括从源极区或漏极区朝高迀移率沟道延伸的掺杂区。基板的一部分位于掺杂区和高迀移率沟道之间。
[0011]在另一特定实施例中，一种方法包括形成与半导体器件的源极区或漏极区相关联的掺杂区。该方法进一步包括在半导体器件内形成高迀移率沟道。掺杂区在形成高迀移率沟道之前被退火。掺杂区从源极区或漏极区朝高迀移率沟道延伸。半导体器件的基板的一部分位于掺杂区和高迀移率沟道之间。
[0012]在另一特定实施例中，一种装备包括用于在半导体器件处于导通状态时启用源极区和漏极区之间的高迀移率载流子路径的沟道装置。该用于启用高迀移率载流子路径的沟道装置基本上延伸半导体器件的栅极的长度。该装备进一步包括用于启用该用于启用高迀移率载流子路径的沟道装置与关联于源极区或漏极区之一的掺杂区之间的电流的装置。该用于启用电流的装置位于掺杂区与该用于启用高迀移率载流子路径的沟道装置之间。
[0013]在另一特定实施例中，一种方法包括用于形成与半导体器件的源极区或漏极区相关联的掺杂区的第一步骤。该方法进一步包括用于在半导体器件内形成高迀移率沟道的第二步骤。掺杂区从源极区或漏极区朝高迀移率沟道延伸，且掺杂区在形成高迀移率沟道之前被退火。半导体器件的基板的一部分位于掺杂区和高迀移率沟道之间。
[0014]在另一特定实施例中，一种非瞬态计算机可读介质包括指令，这些指令在由处理器执行时使该处理器发起形成半导体器件。通过形成与半导体器件的源极区或漏极区相关联的掺杂区来形成半导体器件。通过在半导体器件内形成高迀移率沟道来进一步形成半导体器件。掺杂区从源极区或漏极区朝高迀移率沟道延伸，且掺杂区在形成高迀移率沟道之前被退火。半导体器件的基板的一部分位于掺杂区和高迀移率沟道之间。
[0015]在另一特定实施例中，一种方法包括接收表示半导体器件的至少一个物理性质的设计信息。半导体器件可包括源极区和漏极区之间的高迀移率沟道。高迀移率沟道基本上延伸栅极的长度。半导体器件还包括从源极区或漏极区朝高迀移率沟道延伸的掺杂区。基板的一部分位于掺杂区和高迀移率沟道之间。该方法进一步包括转换设计信息以遵循文件格式。该方法还包括生成包括经转换的设计信息的数据文件。
[0016]在另一特定实施例中，一种方法包括在计算机处接收设计信息，该设计信息包括经封装半导体器件在电路板上的物理定位信息。经封装半导体器件包括半导体结构，该半导体结构包括源极区和漏极区之间的高迀移率沟道。高迀移率沟道基本上延伸栅极的长度。半导体结构还包括从源极区或漏极区朝高迀移率沟道延伸的掺杂区。基板的一部分位于掺杂区和高迀移率沟道之间。该方法进一步包括转换设计信息以生成数据文件。
[0017]在另一特定实施例中，一种方法包括接收数据文件，该数据文件包括包含经封装半导体器件在电路板上的物理定位信息的设计信息。该方法还包括制造电路板。该电路板被配置成根据设计信息接纳经封装半导体器件。经封装半导体器件包括源极区和漏极区之间的高迀移率沟道。高迀移率沟道基本上延伸栅极的长度。经封装半导体器件进一步包括从源极区或漏极区朝高迀移率沟道延伸的掺杂区。基板的一部分位于掺杂区和高迀移率沟道之间。
[0018]由所公开的实施例中的至少一者提供的一个特定优点是形成了具有高迀移率沟道的半导体器件。该半导体器件可有利地包括在半导体器件处于导通状态时启用导电性(例如，高电流)的高迀移率沟道。例如，掺杂区与源极/漏极区之间的结可以在导通状态时启用源极/漏极区之间的高迀移率载流子路径。另外，高迀移率沟道与掺杂区分开可有利地在半导体器件处于截止状态时降低(例如，限制)来自高迀移率沟道的电流泄漏。例如，掺杂区与高迀移率沟道之间的结可以提供用于降低或抑制截止状态时的电流泄漏的阻挡层。
[0019]本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括下述章节:附图简述、详细描述以及权利要求书。
[0020]附图简述
[0021]图1是包括高迀移率沟道的半导体器件的部分视图的示图；
[0022]图2是制造包括高迀移率沟道的半导体器件的过程的至少一个阶段的第一说明性示图；
[0023]图3是制造半导体器件的过程在形成半导体器件的一个或多个栅极堆叠之后的至少一个阶段的第二说明性示图；
[0024]图4是制造半导体器件的过程在一个或多个栅极堆叠上形成分隔件之后的至少一个阶段的第三说明性示图；
[0025]图5是制造半导体器件的过程在基板的第一部分上方形成硬掩模之后且在从基板的第二部分移除基板的一部分之后的至少一个阶段的第四说明性示图；
[0026]图6是制造半导体器件的过程在基板的第二部分上形成源极/漏极区之后的至少一个阶段的第五说明性示图；
[0027]图7是制造半导体器件的过程在基板的第二部分上形成硬掩模且在基板的第一部分上形成源极/漏极区之后的至少一个阶段的第六说明性示图；
[0028]图8是制造半导体器件的过程在移除基板的第一部分上的硬掩模之后且在将掺杂注入物施加到半导体器件的源极/漏极区期间的至少一个阶段的第七说明性示图；
[0029]图9是制造半导体器件的过程在晶片上方沉积电介质材料之后的至少一个阶段的第八说明性示图；
[0030]图10是制造半导体器件的过程在执行平坦化之后且在移除每一栅极堆叠的一部分之后的至少一个阶段的第九说明性示图；
[0031]图11是制造半导体器件的过程在选择性地移除基板的一部分以扩展腔之后的至少一个阶段的第十说明性示图；
[0032]图12是制造半导体器件的过程在填充腔的一部分以创建高迀移率沟道之后的至少一个阶段的第十一说明性示图；
[0033]图13是制造半导体器件的过程在高迀移率沟道上方形成栅极之后的至少一个阶段的第十二说明性示图；
[0034]图14A是制造半导体器件的过程在形成硅化物并将金属连接到每一硅化物之后的至少一个阶段的第十三说明性示图；
[0035]图14B是包括高迀移率沟道的半导体器件的部分视图的示图；
[0036]图15是形成包括高迀移率沟道的半导体器件的方法的第一说明性实施例的流程图；
[0037]图16是形成包括高迀移率沟道的半导体器件的方法的第二说明性实施例的第一部分的流程图；
[0038]图17是图16的方法的第二部分的流程图；
[0039]图18是包括图1的半导体器件的设备的框图；以及
[0040]图19是用于制造包括图1的半导体器件的设备的制造过程的说明性实施例的数据流程图。
[0041 ] 详细描述
[0042]以下参照附图来描述本公开的特定实施例。在本描述中，共同特征贯穿附图由共同参考标记来标明。
[0043]参考图1，示出了包括高迀移率沟道的半导体器件100的示图。半导体器件100可包括互补金属氧化物半导体(CMOS)器件，诸如P型金属氧化物半导体(pMOS)器件或η型金属氧化物半导体(nMOS)器件。
[0044]半导体器件100包括基板106，诸如硅(Si)基板。基板106可包括源极/漏极(S/D)区140和高迀移率沟道(HMC) 188。源极/漏极区140 (例如，源极/漏极注入物)可包括硅锗(SiGe)、嵌入式硅(e-Si)、嵌入式硅碳(e_S1:C)或磷掺杂硅(S1:P)。源极/漏极区140中的每一者可以与对应的掺杂区192相关联，如本文进一步描述的。掺杂区192可包括η型掺杂物或P型掺杂物。
[0045]高迀移率沟道188可包括锗(Ge)、SiGe、III_V材料(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铝(AlAs)、砷化铟铝((InAlAs)、砷化铟(InAs)、磷化铟(InP)、磷化镓(GaP)、磷化铟镓(InGaP)、锑化铟(InSb)、锑化镓(GaSb)、锑化铟镓(InGaSb)、氮化镓(GaN)、氮化铟镓(InGaN)、氮化铝(AlN)等等)、I1-V材料(例如，碲化镉(CdTe)、碲化锌(ZnTe)、砸化锌(ZnSe)等等)、石墨、另一高迀移率材料、或其组合。高迀移率沟道188可位于第一源极/漏极区140(例如，源极区)和第二源极/漏极区140(例如，漏极区)之间。如图1所示，半导体器件100包括两个源极/漏极区140，它们中的任一者可以是源极区，而另一者是漏极区。
[0046]栅极150可耦合到(例如，接触)高迀移率沟道188。栅极150可包括共形氧化层152(例如，高K(HiK)材料)和栅极材料154 (例如，金属)。分隔件138 (例如，氮化硅(SiN))可耦合到栅极150。高迀移率沟道188可延伸小于栅极150的长度、超过栅极150的长度、或基本上是栅极150的长度。作为第一说明性示例，高迀移率沟道188延伸基本上栅极150的长度且具有与栅极150的长度相等的长度，这受制于制造工艺所造成的变动。在第二说明性示例中，高迀移率沟道188在分隔件138之下延伸。在第三说明性示例中，高迀移率沟道不在分隔件138之下延伸。分隔件138的第一部分可以与掺杂区192接触且分隔件138的第二部分可以与基板106接触。掺杂区192可以与特定源极漏极区140(例如，源极区或漏极区)、基板206以及特定分隔件138接触。掺杂区192可以不与高迀移率沟道188接触。
[0047]结142的一部分可位于分隔件138之下。结142可与基板106的一部分与掺杂区192之间的过渡相关联。掺杂区192的结142可以不与高迀移率沟道188接触。例如，基板106 (例如，基板材料)的一部分可位于特定掺杂区192与高迀移率沟道188之间，使得掺杂区192不与高迀移率沟道188接触。虽然结142与高迀移率沟道188之间的材料被描绘为基板材料，但该材料可以是提供用于在半导体器件100处于截止状态时抑制电流泄漏的阻挡层的任何材料。
[0048]掺杂区192可以从源极/漏极区140延伸到结142，使得结142在分隔件138下延伸但不在栅极150下延伸。例如，第一掺杂区192可以从第一源极/漏极区140(例如，源极区)朝高迀移率沟道188延伸，且第二掺杂区192可以从第二源极/漏极区140(例如，漏极区)朝高迀移率沟道188延伸。
[0049]半导体器件可包括硅化物182和金属184。硅化物182可包括硅化镍(NiSi)、硅