一种超结mosfet的制作方法
【技术领域】
[0001 ]本发明涉及功率半导体技术，特别涉及一种超结MOSFET。
【背景技术】
[0002]功率MOSFET(金属氧化物半导体场效应晶体管)以其具有开关速度高、开关损耗低、驱动损耗低等优点，在各种功率变换特别是在高频功率变换中起着重要作用。非箝位感性负载下的开关过程(Unclamped Inductive Switching，UIS)通常被认为是功率器件在系统应用中所能遭遇的最极端电应力情况。因为在回路导通时存储在电感中的能量必须在关断瞬间全部由功率器件释放，同时施加于功率器件的高电压和大电流极易造成器件失效。雪崩耐量是衡量器件抗UIS能力的重要参数。
[0003]功率MOSFET的UIS失效模式主要有两种:一种是功率MOSFET的寄生三极管(BJT)导通损坏，另一种是热损坏。寄生BJT导通损坏是指当反向大电流流过器件基区时，会使得基区温度升高，而基区电阻为正温度特性，从而降落在基区的压降增大，如果该压降增大至接近寄生BJT的基区和发射极之间的自建电势，将会导致寄生BJT开启。开启的BJT会进一步的放大流过基区的大电流，进而使结温升高，形成一个正反馈，最后导致器件过热而失效。热损坏是指功率MOSFET工作在大功率情况下，导致结温升高，当器件某薄弱部分的结温升高到器件材料所允许的最大值时，将会因为过热而失效。针对前一种功率MOSFET失效模式，抑制寄生B JT的开启便可提高功率MOSFET的可靠性，通常适当增大MOSFET源区下体区掺杂浓度，减低寄生BJT基区电阻，抑制其开启。而对于后一种功率MOSFET失效模式，可适当优化设计，减少器件的弱单元(薄弱区)或者缩短雪崩击穿电流的路径，减少器件的发热量，减少UIS失效的概率。
[0004]具有超结结构的功率MOSFET器件是当代重要的功率器件之一，其基本原理是电荷平衡原理，通过在传统MOSFET的轻掺杂漂移区引入重掺杂交错排列的P、N柱，大大的改善了传统MOSFET击穿电压和导通电阻之间的矛盾关系，因而其在功率系统中获得了广泛的应用。UIS失效已逐渐成为功率MOSFET最主要的安全杀手之一，传统的超结MOSFET器件虽然有效的解决了击穿电压和导通电阻之间的矛盾关系，但其在抗UIS失效性能等方面上还存在很多问题。
【发明内容】
[0005]雪崩耐量是超结MOSFET器件可靠性的重要指标。相比于雪崩击穿点位于终端处的情况，当雪崩击穿点在器件有源区时，雪崩电流可通过源极接触泄放，电流泄放通路较宽，可以较好的避免热损坏的失效模式;但是雪崩击穿点在器件有源区带来的问题是:雪崩电流将流经元胞寄生BJT的基极电阻，有可能造成寄生BJT的开启(如图1所示)，同样可能影响器件的雪崩耐量。
[0006]本发明所要解决的问题是:既保证雪崩击穿点位于器件有源区，又能抑制超结MOSFET元胞的寄生BJT开启，提高器件的可靠性。
[0007]本发明的技术方案:一种超结MOSFET，其元胞结构包括N+衬底2和位于N+衬底2上表面的N型外延区3;所述N+衬底2的下表面具有金属漏电极I;所述N型外延区3上表面具有源电极11;所述源电极11中具有栅极结构，所述栅极结构由多晶硅栅电极9和位于多晶硅栅电极9外围的栅氧化层10构成，所述栅氧化层10的下表面与N型外延区3的上表面连接;所述N型外延区3中具有第一 P型柱4，所述第一 P型柱4的下表面与N+衬底2的上表面连接;所述第一 P型柱4与源电极11之间具有第一 P型体区6，第一 P型体区6分别与第一 P型柱4和源电极11接触;所述第一 P型体区6上层具有N+有源区8和第一 P+接触区7，所述第一 P+接触区7位于N+有源区8之间；其特征在于，所述N型外延区3中还具有第二 P型柱5，所述第二 P型柱5与源电极11之间具有第二 P型体区61，所述第二 P型体区61分别与第二 P型柱5和源电极11接触;所述第二 P型体区61上层具有第二 P+接触区71。
[0008]本发明总的技术方案，与常规超结MOSFET的区别在于:在一个或多个常规超结元胞旁边设置一个由第二P型柱5构成的伪元胞，该伪元胞不含N+有源区，且P柱长度相比正常元胞适当缩短(如图2所示)；或者其P柱长度和正常元胞一样，但底部靠近衬底处存在一个掺杂浓度相对较高的区域(如图3所示)；或者P柱整体掺杂浓度略高于其他元胞的P柱(如图4所示)。当发生雪崩击穿时，伪元胞的击穿电压将比正常元胞略低，雪崩击穿点将被限定在伪元胞处，雪崩电流将通过伪元胞的源电极流出。由于伪元胞不含N+有源区，不存在寄生BJT，就避免了寄生BJT的导通，因此能够提高超结MOSFET器件的雪崩耐量和可靠性。
[0009]进一步的，所述第二P型柱5的掺杂浓度等于第一P型柱4，第二P型柱5的掺杂深度小于第一 P型柱4。
[0010]进一步的，所述第二P型柱5与N+衬底2之间具有P型高掺杂区12，P型高掺杂区12分别与第二 P型柱5和N+衬底2接触。
[0011]进一步的，所述第二P型柱5的掺杂浓度大于第一P型柱4，第二P型柱5的掺杂深度等于第一 P型柱4。
[0012]进一步的，所述第一P型体区6的掺杂浓度和结深与第二P型体区61完全相同。
[0013]本发明的有益效果为，通过适当降低伪元胞的雪崩击穿电压限定了器件有源区内的雪崩击穿点；通过无N+有源区的伪元胞设计有效的抑制了寄生三极管开启，提高了器件的抗UIS失效能力，提高了器件的可靠性。
【附图说明】
[0014]图1是常规超结MOSFET器件元胞剖面结构、其寄生BJT和雪崩电流路径示意图；
[0015]图2是实施例1的结构示意图，图中包括具有伪元胞的超结MOSFET器件元胞剖面结构、雪崩击穿电流路径和雪崩击穿点示意图。其中，I是器件正常元胞区，Π是伪元胞；
[0016]图3是实施例2的结构示意图，图中包括具有伪元胞的超结MOSFET器件元胞剖面结构、雪崩击穿电流路径和雪崩击穿点示意图。其中，I是器件正常元胞区，Π是伪元胞；
[0017]图4是实施例3的结构示意图，图中包括具有伪元胞的超结MOSFET器件元胞剖面结构、雪崩击穿电流路径和雪崩击穿点示意图。其中，I是器件正常元胞区，Π是伪元胞；
[0018]图5是本发明提出实施例中，正常元胞和伪元胞的一种版图布局。正常元胞和伪元胞的数目比为1:1;
[0019]图6是本发明提出实施例中，正常元胞和伪元胞的另一种版图布局。正常元胞和伪元胞的数目比为8:1;
[0020]其中，带箭头的粗线表示雪崩电流路径，虚线圈位置为器件击穿点所在位置，图中还包括寄生三极管。
【具体实施方式】
[0021]下面结合附图对本发明进行详细的描述
[0022]本发明的一种超结MOSFET，其元胞结构包括N+衬底2和位于N+衬底2上表面的N型外延区3;所述N+衬底2的下表面具有金属漏电极I;所述N型外延区3上表面具有源电极11;所述源电极11中具有栅极结构，所述栅极结构由多晶硅栅电极9和位于多晶硅栅电极9外围的栅氧化层10构成，所述栅氧化层10的下表面与N型外延区3的上表面连接;所述N型外延区3中具有第一 P型柱4，所述第一 P型柱4的下表面与N+衬底2的上表面连接;所述第一 P型柱4与源电极11之间具有第一 P型体区6，第一 P型体区6分别与第一 P型柱4和源电极11接触;所述第一 P型体区6上层具有N+有源区8和第一 P+接触区7，所述第一 P+接触区7位于N+有源区8之间；其特征在于，所述N型外延区3中还具有第二 P型柱5，所述第二 P型柱5与源电极11之间具有第二 P型体区61，所述第二 P型体区61分别与第二 P型柱5和源电极11接触;所述第二 P型体区61上层具有第二 P+接触区71。
[0023]本发明的工作原理:
[0024]当超结MOSFET器件处在阻断状态(栅极和源极接地，漏极接高压)时，击穿电压由电荷补偿区的超结结构承受。图1为普通超结MOSFET器件元胞结构示意图，当器件发生雪崩击穿时，击穿点位置随机出现在任意元胞，雪崩电流(示意图中只显示了一条雪崩电流路径)将从击穿点流过寄生BJT的基区最终到达器件源极，雪崩电流流经元胞体区时有可能造成寄生三极管开启。
[0025]实施例1
[0026]如图2所示，本例包括正常元胞区1(图中只显示一个元胞)和伪元胞Π ;所述正常元胞区I和伪元胞Π共用相同的金属漏电极1、金属漏电极I之上是N+衬底2、位于N+衬底2之上是N外延区3;N外延区3中有正常元胞中的第一 P型柱4和伪元胞中的第二 P型柱5;正常元胞的第一 P型柱4与N外延层3满足电荷平衡，第一P型柱4顶部是第