半导体装置以及半导体装置的制造方法
【技术领域】
[0001]本说明书中所公开的技术涉及一种具有被配置在沟槽内的栅电极的半导体装置。
【背景技术】
[0002]专利文献I公开了一种具有被配置在沟槽内的栅电极的MOSFET(Metallic OxideSemiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)。该MOSFET的半导体基板内形成有η型的源极区域、P型的体区、η型的漂移区。即，该MOSFET为η沟道型。当将预定的电位施加于栅电极时，与栅绝缘膜相邻的体区会反转为η型，并且电流会穿过反转为η型的区域(即沟道)而流通。
[0003]在先技术文献
[0004]专利文献
[0005]专利文献I:日本特开2006-128507号公报
【发明内容】
[0006]发明所要解决的课题
[0007]在专利文献I的MOSFET中，沟道长度根据体区的厚度而发生变化。即，越减薄体区的厚度，则沟道长度变得越短，在MOSFET中产生的损耗变得越小。此外，体区的厚度也会影响到击穿电压。即，当在将MOSFET断开的状态下使漏极电压上升时，耗尽层会从体区与漂移区的界面伸展到体区内。当进一步使漏极电压上升时，耗尽层会到达源极区域。即，会产生源极区域与漂移区之间通过耗尽层而被连接的状态(所谓的击穿)。当产生击穿时，会产生漏电流，而成为问题。产生击穿时的漏极电压为击穿电压。体区的厚度越厚，则击穿电压变得越高(即，被改善)。即，为了缩短沟道长度而需要减薄体区的厚度，另一方面，为了增高击穿电压而需要增厚体区的厚度。如此，现有技术中沟道长度与击穿电压处于此消彼长的关系。该此消彼长的关系在P沟道型的MOSFET或IGBT等具有栅电极的各种半导体装置中也同样会产生。因而，在说明书中提供一种能够对该此消彼长的关系进行改善的技术。
[0008]用于解决课题的方法
[0009]本说明书所公开的半导体装置具有:半导体基板，其在表面上形成有沟槽;栅绝缘层，其覆盖所述沟槽的内表面;栅电极，其被配置在所述沟槽内。在所述沟槽的侧面上形成有高低差。所述沟槽的所述侧面具有:位于与所述高低差相比靠上侧的上部侧面;所述高低差的表面；以及位于与所述高低差相比靠下侧的下部侧面。所述半导体基板具有第一区域、体区、第二区域、侧部区域。所述第一区域为在所述上部侧面处与所述栅绝缘层相接的第一导电型的区域。所述体区为，以从与所述第一区域相接的位置跨至与所述高低差相比靠下侧的位置的方式而被配置，并且在所述第一区域的下侧的所述上部侧面处与所述栅绝缘层相接的第二导电型的区域。所述第二区域为，被配置于所述体区的下侧，并在所述下部侧面处与所述栅绝缘层相接的第一导电型的区域。所述侧部区域为，在所述高低差的表面处与所述栅绝缘层相接，并与所述第二区域相连的第一导电型的区域。
[0010]另外，在本说明书中，“上侧”的含义为形成有沟槽的半导体基板的表面侧，“下侧”的含义为与形成有沟槽的半导体基板的表面为相反侧的表面侧。
[0011]在该半导体装置中，在沟槽的侧面上形成有高低差，在该高低差的位置处形成有第一导电型的侧部区域。侧部区域与体区的下侧的第二区域相连。由于体区的下端位于与高低差相比靠下侧处，因此侧部区域以从第二区域向上侧突出的方式而被配置。该半导体装置通过在第一区域与侧部区域之间的体区内形成沟道来进行开关。即，沟道长度通过从第一区域至侧部区域的距离而被规定。由于侧部区域与体区的下端相比向上侧突出，因此沟道长度与体区的厚度(即，从体区的下端到第一区域的距离)相比较短。即，在该半导体装置中，能够将沟道长度设定为与体区的厚度相比较小的值。此外，当将该半导体装置断开时，耗尽层会从第二区域与体区的界面向体区内伸展。因此，击穿电压通过体区的厚度(即，从体区的下端到第一区域的距离)而被规定。如上所述，体区的厚度与沟道长相比较长。即，能够独立于沟道长度而改善击穿电压。如上文所说明的那样，根据该半导体装置，能够克服现有的沟道长度与击穿电压的此消彼长的关系而改善沟道长度与击穿电压。例如，在将沟道长度设为与现有技术相同的情况下，能够将击穿电压设为与现有技术相比较高。此外，例如，在将击穿电压设为与现有技术相等的情况下，能够将沟道长度设为与现有技术相比较短。
[0012]此外，本说明书提供一种方法，其为制造半导体装置的方法。该方法具有沟槽形成工序、侧部区域形成工序、栅绝缘层形成工序、栅电极形成工序、第一区域形成工序。在所述沟槽形成工序中，在具有第一导电型的第二区域和被配置在所述第二区域上的第二导电型的体区的半导体基板上形成沟槽，所述沟槽贯穿所述体区并到达至所述第二区域，且在与所述第二区域相比靠上侧的侧面上具有高低差。在所述侧部区域形成工序中，通过向所述高低差的表面注入第一导电型杂质，从而形成在所述高低差的表面上露出并与所述第二区域相连的第一导电型的侧部区域。在所述栅绝缘层形成工序中，形成覆盖所述沟槽的内表面的栅绝缘层。在所述栅电极形成工序中，在所述沟槽内形成栅电极。在所述第一区域形成工序中，所述半导体基板中形成第一导电型的第一区域。在所述半导体装置中，所述第一区域在位于与所述高低差相比靠上侧的所述沟槽的所述侧面处与所述栅绝缘层相接。
[0013]根据该方法，能够制造出具有侧部区域的半导体装置。
【附图说明】
[0014]图1为实施例1的半导体装置10的纵剖面图。
[0015]图2为上部区域26b以及下部区域26c形成后的半导体基板12的纵剖视图。
[0016]图3为沟槽34形成后的半导体基板12的纵剖视图。
[0017]图4为P型离子注入工序中的半导体基板12的纵剖视图。
[0018]图5为底部绝缘层38a形成后的半导体基板12的纵剖视图。
[0019]图6为η型离子注入工序中的半导体基板12的纵剖视图。
[0020]图7为侧部绝缘膜38b及栅电极40形成后的半导体基板12的纵剖视图。
[0021 ]图8为源极区域22以及高浓度区域26a形成后的半导体基板12的纵剖视图。
[0022]图9为实施例2的半导体装置的纵剖视图。
[0023]图10为实施例3的半导体装置的纵剖视图。
[0024]图11为低浓度区域26d形成后的半导体基板12的纵剖视图。
[0025]图12为沟槽134形成后的半导体基板12的纵剖视图。
[0026]图13为沟槽34形成后的半导体基板12的纵剖视图。
[0027]图14为η型离子注入工序中的半导体基板12的纵剖视图。
【具体实施方式】
[0028]实施例1
[0029]如图1所示，实施例1所涉及的半导体装置10具有半导体基板12、被形成在半导体基板12的表面12a以及背面12b上的电极、绝缘层等。半导体基板12通过4Η型的S i C而被构成。
[0030]在半导体基板12的表面12a上形成有源极电极80。在半导体基板12的背面12b上形成有漏极电极84。漏极电极84覆盖背面12b的大致全部区域。
[0031]各沟槽34具有侧面50。在沟槽34的侧面50上形成有高低差35。沟槽34的侧面50具有与高低差35相比靠上侧的上部侧面50a、高低差35的表面50b、与高低差35相比靠下侧的下部侧面50c。高低差35的表面50b以随着靠近沟槽34的宽度方向上的中心Cl而向下侧位移的方式倾斜。即，被形成在沟槽34的两侧的侧面50上的一组高低差35的表面50b倾斜为锥形形状。虽然上部侧面50a与下部侧面50c略微倾斜为锥形形状，但仍沿