一种阵列基板及其制作方法、显示面板和显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，尤其涉及一种阵列基板及其制作方法、显示面板和显示装置。
【背景技术】
[0002]有机发光二极管(OLED)阵列基板中，通常包括薄膜晶体管和存储电容。现有技术中，在形成包括薄膜晶体管和存储电容的阵列基板时，为减小阵列基板的厚度，可以在形成有源层的图形的同时，形成半导体图形，然后再对该半导体图形进行离子掺杂(Doping)，使其成为导体，作为存储电容的其中一个电极。即，存储电容的一个电极与有源层位于同一层，从而减小了阵列基板的厚度。然而，离子掺杂工艺会对位于该半导体图形上方的栅绝缘层产生损伤，从而难以确保栅绝缘层的介电常数，影响薄膜晶体管和存储电容的性能。
【发明内容】
[0003]有鉴于此，本发明提供一种阵列基板及其制作方法、显示面板和显示装置，在减小阵列基板厚度的同时，也不影响薄膜晶体管和存储电容的性能。
[0004]为解决上述技术问题，本发明提供一种阵列基板，包括:薄膜晶体管和存储电容，所述存储电容包括相对设置的第一电极和第二电极，所述第一电极采用金属材料制成，与所述薄膜晶体管的有源层同层设置。
[0005]优选地，所述第二电极采用金属材料制成，与所述薄膜晶体管的栅电极同层设置，或者与所述薄膜晶体管的源电极和漏电极同层设置。
[0006]优选地，所述有源层包括源电极接触区和漏电极接触区，所述源电极接触区和所述漏电极接触区均覆盖有金属图形，所述金属图形与所述第一电极采用同一金属薄膜形成。
[0007]优选地，所述有源层的源电极接触区和漏电极接触区设置有接触孔，所述金属图形填充于所述接触孔中。
[0008]本发明还提供一种阵列基板的制作方法，包括形成薄膜晶体管和存储电容的步骤，其中，所述存储电容包括相对设置的第一电极和第二电极，所述第一电极采用金属材料制成，与所述薄膜晶体管的有源层同层设置。
[0009]优选地，所述第二电极与所述薄膜晶体管的栅电极采用同一金属薄膜通过一次构图工艺形成，或者与所述薄膜晶体管的源电极和漏电极采用同一金属薄膜通过一次构图工艺形成。
[0010]优选地，所述形成薄膜晶体管和存储电容的步骤包括:
[0011 ]形成薄膜晶体管的有源层的图形；
[0012]在所述有源层上形成金属薄膜；
[0013]对所述金属薄膜进行构图，形成第一电极的图形和金属图形，其中，所述第一电极与所述有源层同层设置，所述金属图形覆盖所述有源层的源电极接触区和漏电极接触区。
[0014]优选地，所述形成薄膜晶体管的有源层的图形的步骤包括:
[0015]形成半导体材料薄膜；
[0016]在所述半导体材料薄膜上涂覆光刻胶；
[0017]采用一掩膜版，对所述光刻胶进行曝光并显影，形成光刻胶完全保留区域和光刻胶完全去除区域，所述光刻胶完全保留区域对应有源层所在区域，所述光刻胶完全去除区域对应所述有源层的源电极接触区和漏电极接触区以及其他区域；
[0018]对所述光刻胶完全去除区域的半导体材料进行刻蚀；
[0019]剥离所述光刻胶完全保留区域的光刻胶，露出有源层的图形，所述有源层的源电极接触区和漏电极接触区形成有接触孔。
[0020]本发明还提供一种显示面板，其特征在于，包括上述阵列基板。
[0021]本发明还提供一种显示装置，包括上述显示面板。
[0022]本发明的上述技术方案的有益效果如下:
[0023]由于存储电容的其中一个电极与薄膜晶体管的有源层同层设置，因而，可以减小阵列基板的厚度，同时，该电极采用金属材料制成，不是由用于制作有源层的半导体材料经离子掺杂而制成，从而不会因离子掺杂工艺对位于半导体材料上方的栅绝缘层产生损伤，确保了栅绝缘层的介电常数，从而保证了薄膜晶体管和存储电容的性能。
【附图说明】
[0024]图1为本发明实施例一的阵列基板的结构示意图。
[0025]图2-图5为本发明实施例一的阵列基板的制作方法示意图。
[0026]附图标记说明:
[0027]101衬底基板；102缓冲层；103有源层；1041第一电极；1042金属图形；105栅绝缘层；1061栅电极；1062第二电极；107绝缘层；108源电极；109漏电极；110接触孔;111过孔。
【具体实施方式】
[0028]本发明实施例提供一种阵列基板，包括:薄膜晶体管和存储电容，所述存储电容包括相对设置的第一电极和第二电极，所述第一电极采用金属材料制成，与所述薄膜晶体管的有源层同层设置。
[0029]由于存储电容的其中一个电极与薄膜晶体管的有源层同层设置，因而，可以减小阵列基板的厚度，同时，该电极采用金属材料制成，不是由用于制作有源层的半导体材料经离子掺杂而制成，从而不会因离子掺杂工艺对位于半导体材料上方的栅绝缘层产生损伤，确保了栅绝缘层的介电常数，从而保证了薄膜晶体管和存储电容的性能。
[0030]为进一步减小阵列基板厚度，优选地，本发明实施例的存储电容的第二电极采用金属材料制成，与所述薄膜晶体管的栅电极同层设置，或者与所述薄膜晶体管的源电极和漏电极同层设置。
[0031]当存储电容的第二电极与薄膜晶体管的栅电极同层设置时，进一步优选地，所述第二电极与所述栅电极采用同一金属薄膜通过一次构图工艺形成，以减少一个掩膜版，降低阵列基板的制作成本。
[0032]当存储电容的第二电极与薄膜晶体管的源电极和漏电极同层设置时，进一步优选地，所述第二电极与所述源电极和漏电极采用同一金属薄膜通过一次构图工艺形成，以减少一个掩膜版，降低阵列基板的制作成本。
[0033]在有些实施例中，薄膜晶体管的有源层可能会采用多晶硅(Poly-silicon)等易被氧化的半导体材料制成，在制作源电极和漏电极之前，还需要对有源层的表面进行处理，清洗掉有源层表面的氧化物，从而不影响有源层与源电极和漏电极的接触。现有技术中，当有源层为多晶硅有源层时，通常采用HF(氢氟酸)与NH4F(氟化铵)的混合溶液对多晶硅有源层进行清洗。由于增加了清洗过程，会增加阵列基板的制作时间，同时增加了制作成本。
[0034]为解决上述问题，本发明实施例中，可以在有源层的源电极接触区和漏电极接触区均覆盖一金属图形，由于金属材料不会被氧化，从而在形成源电极和漏电极之前，无需对有源层进行清洗，降低了阵列基板的制作时间，同时，降低了制作成本。优选地，所述金属图形与所述存储电容的第一电极采用同一金属薄膜形成。也就是说，所述金属图形与存储电容的第一电极通过一次构图工艺形成，从而进一步降低了阵列基板的制作成本。
[0035]本发明实施例所述的有源层的源电极接触区是指有源层的用于与源电极接触的区域，漏电极接触区有源层的用于与漏电极接触的区域。
[0036]在本发明的一实施例中，所述有源层并不进行改变，所述金属图形可以直接形成在所述有源层的源电极接触区和漏电极接触区。
[0037]在本发明的另一实施例中，可以在有源层的源电极接触区和漏电极接触区设置接触孔，所述金属图形填充于所述接触孔中，从而可不增加阵列基板的厚度。
[0038]下面将结合附图和实施例，对本发明的【具体实施方式】作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
[0039]请参考图1，图1为本发明实施例一的阵列基板的结构示意图，本实施例中的阵列基板包括:衬底基板101，缓冲层102，有源层103，第一电极1041，金属图形1042，栅绝缘层105，栅电极1061，第二电极1062，绝缘层107，源电极108和漏电极109。
[0040]其中，第一电极1041和第二电极1042分别为存储电容的两相对的电极，第一电极1041采用金属材料制成，并与有源层103同层设置，从而减小了阵列基板的厚度，同时，第一电极1041采用金属材料制成，不是由用于制作有源层的半导体材料经离子掺杂而制成，从而不会因离子掺杂工艺对栅绝缘层105产生损伤，确保了栅绝缘层105的介电常数，从而保证了薄膜晶体管和存储电容的性能。
[0041]此外，第二电极1042与栅电极1061同层设置，进一步减小了阵列基板的厚度。且，优选地，第二电极1042与栅电极1061通过一次构图工艺形成，以减少一个掩膜版，降低阵列基板的制作成本。
[0042]有源层103的源电极接触区和漏电极接触区设置有接触孔，且接触孔上覆盖有金属图形1042，避免有源层103的源电极接触区和漏电极接触区被氧化。优选地，金属图形1042与第一电极1041采用同一金属薄膜制成，即通过一次构图工艺形成，以减少一个掩膜版，降低阵列基板的制作成本。
[0043]所述源电极108和漏电极109通过贯穿所述绝缘层107和栅绝缘层105的过孔与所述金属图形1042接触。
[0044]上述实施例中，薄膜晶体管为顶栅型