半导体结构的形成方法
【技术领域】
[0001] 本发明涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。
【背景技术】
[0002] 在先进半导体工艺中，应力工程是加强器件性能的其中一项重要项目。对于PM0S 晶体管而言，可以采用嵌入式娃锗技术（Embedded SiGe Technology)以在晶体管的沟道区 域产生压应力，进而提高载流子迀移率。所谓嵌入式硅锗技术是指在半导体衬底的需要形 成源极及漏极的区域中埋置硅锗材料，利用硅与硅锗之间的晶格失配对沟道区域产生压应 力。同样的，对于NM0S晶体管而言，可以采用嵌入式碳锗技术（Embedded SiC Technology) 以在晶体管的沟道区域产生压应力，进而提高载流子迀移率。
[0003] 锗硅和碳硅的生长是一种选择性生长，其对表面污染物和氧化物十分敏感。一旦 凹槽表面有任何缺陷，或者凹槽的形貌不良，锗硅和碳硅的生长就会异常甚至无法生长。然 而，现有半导体结构的形成方法中，所形成的凹槽却经常出现表面缺陷或者形貌不良的情 况，导致半导体结构良率较低。
【发明内容】
[0004] 本发明解决的问题是提供一种半导体结构的形成方法，以形成表面清洁且形貌良 好的凹槽，从而提高半导体结构的良率。
[0005] 为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
[0006] 提供半导体衬底，所述半导体衬底具有第一区域和第二区域；
[0007] 在所述第一区域上形成第一伪栅极，在所述第二区域上形成第二伪栅极；
[0008] 在所述第一伪栅极两侧形成第一偏移侧墙，在所述第二伪栅极两侧形成第二偏移 侧墙；
[0009] 采用第一光刻胶层覆盖所述第二区域，对所述第一区域进行第一轻掺杂漏注入， 去除所述第一光刻胶层；
[0010] 采用第二光刻胶层覆盖所述第一区域，对所述第二区域进行第二轻掺杂漏注入， 去除所述第二光刻胶层；
[0011] 对所述第一区域和第二区域进行表面预处理；
[0012] 刻蚀所述第一伪栅极两侧下方的半导体衬底以形成凹槽；
[0013] 在所述凹槽内填充应力材料。
[0014] 可选的，全部所述第一区域分成N个部分，全部所述第二区域也分成N个部分；
[0015] 对所述第一区域进行所述第一轻掺杂漏注入分为N次进行，每次只对其中一个部 分的所述第一区域进行所述第一轻掺杂漏注入，其它N-1个部分的所述第一区域也同时被 所述第一光刻胶层覆盖，每次进行所述第一轻掺杂漏注入后，均去除所述第一光刻胶层；
[0016] 对所述第二区域进行所述第二轻掺杂漏注入分为N次进行，每次只对其中一个部 分的所述第二区域进行所述第二轻掺杂漏注入，其它N-1个部分的所述第二区域也同时被 所述第二光刻胶层覆盖，每次进行所述第二轻掺杂漏注入后，均去除所述第二光刻胶层；
[0017] N为自然数，且N的大小范围为3~10。
[0018] 可选的，所述表面预处理包括进行灰化处理和清洗处理的至少其中一种处理。
[0019] 可选的，所述灰化处理采用的气体包括氧气，或者包括氢气和氮气的组合气体。
[0020] 可选的，所述灰化处理采用的温度范围为20°C~120°C，采用的时间范围为10s~ 15min〇
[0021] 可选的，所述清洗处理采用的试剂包括SCI标注溶液、臭氧和氢氟酸的至少其中 之一。
[0022] 可选的，所述清洗处理采用的温度范围为20°C~80°C，采用的时间范围为30s~ 20min〇
[0023] 可选的，每次去除所述第一光刻胶层或所述第二光刻胶层之后，均进行清除处理。
[0024] 可选的，将去除所述第一光刻胶层或所述第二光刻胶层之后的最后一次所述清除 处理与所述表面预处理合并。
[0025] 可选的，刻蚀所述第一伪栅极两侧下方的半导体衬底以形成所述凹槽包的步骤包 括：
[0026] 在所述第一区域和第二区域上形成侧墙材料层；
[0027] 刻蚀位于所述第一区域上的所述侧墙材料层，直至所述第一区域上剩余的所述侧 墙材料层成为第一侧墙；
[0028] 以所述侧墙为掩模，刻蚀所述第一伪栅极两侧下方的半导体衬底以形成所述凹 槽。
[0029] 与现有技术相比，本发明的技术方案具有以下优点：
[0030] 本发明的技术方案中，首先提供半导体衬底，然后在半导体衬底的第一区域上形 成第一伪栅极，在半导体衬底的第二区域上形成第二伪栅极，并在第一伪栅极两侧形成第 一偏移侧墙，在第二伪栅极两侧形成第二偏移侧墙，之后，采用所述第一光刻胶层覆盖所述 第二区域，对所述第一区域进行第一轻掺杂漏注入，去除所述第一光刻胶层，再采用第二光 刻胶层覆盖所述第一区域，对所述第二区域进行第二轻掺杂漏注入，去除所述第二光刻胶 层，此后，对所述第一区域和第二区域进行表面预处理，以去除所述第一光刻胶层和所述第 二光刻胶层产生的聚合物，接着，刻蚀所述第一伪栅极两侧下方的半导体衬底以形成凹槽， 并在凹槽内填充应力材料，从而形成应力层。由于采用了所述表面预处理步骤，能够将聚合 物完全去除干净，从而防止凹槽变形，因此，凹槽表面清洁且形貌良好，因此最终形成在凹 槽内的应力层结构良好，半导体结构的良率大幅提高。
[0031] 进一步，所述表面预处理可以为灰化处理。所述灰化处理采用的温度范围可以为 20°C~120°C，采用的时间范围可以为10s~15min。上述处理温度范围内，能够使聚合物 被灰化去除，同时在相应的处理时间内能够防止其它结构受灰化处理的影响。在所述处理 温度范围内，如果处理时间太短，小于l〇s，则无法较好地起到去除聚合物的目的，而如果处 理时间太长，大于15min时，则会对半导体衬底产生不利影响（例如产生氧化作用），并且降 低了工艺效率，影响产能。
【附图说明】
[0032] 图1至图6为现有半导体结构的形成方法各步骤对应结构示意图；
[0033] 图7至图13是本发明实施例所提供的半导体结构的形成方法各步骤对应结构示 意图。
【具体实施方式】
[0034] 请参考图1至图6,示出了现有半导体结构的形成方法。
[0035] 请参考图1，提供半导体衬底100,半导体衬底100具有第一区域（未标注）和第 二区域（未标注），所述第一区域与第二区域之间以隔离结构（未标注）隔开。所述第一区 域可以为NM0S晶体管区域，所述第二区域可以为PM0S晶体管区域，或者所述第一区域可以 为PM0S晶体管区域，所述第二区域可以为NM0S晶体管区域。
[0036] 请继续参考图1，在所述第一区域上形成第一伪栅极111，在所述第二区域上形成 第二伪栅极121。并且，在所述第一伪栅极111上形成第一硬掩膜层112,在所述第二伪栅 极121上形成第二硬掩膜层122。
[0037] 需要说明的是，在所述第一区域上形成第一伪栅极111之前，还可以在所述第一 区域上形成第一界面层（未示出）、第一高K介质层（未标注）和第一帽盖层（未标注）。在 所述第二区域上形成第二伪栅极121之前，还可以在所述第二区域上形成第二界面层（未 示出）、第二高K介质层（未标注）和第二帽盖层（未标注）。
[0038] 请参考图2,在第一伪栅极111两侧形成第一偏移侧墙113,且第一偏移侧墙113 同时覆盖在第一硬掩膜层112两侧。在第二伪栅极121两侧形成第二偏移侧墙123,且第二 偏移侧墙123同时覆盖在第二硬掩膜层122两侧。
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