一种堆叠型芯片封装结构的制作方法
【技术领域】
[0001]本实用新型属于半导体制造领域，涉及一种堆叠型芯片封装结构。
【背景技术】
[0002]半导体工业经历了快速的成长，由于电子元件整合密度的改善，人们倾向于追求更小及更具有创造性的半导体芯片封装技术。在扇出型结构中，芯片的输入及输出焊盘分布于芯片所处区域外部，因此，半导体器件输入、输出焊盘的数量可以增加。
[0003]堆叠型封装(Package on Package，PoP)可以使单个封装体内纵向堆叠多个芯片，将纵向分离的逻辑和存储球栅阵列结合，层叠的各封装体之间通过标准接口来传输信号，从而实现元件密度的倍增，使单个封装体实现更多的功能，广泛应用于手机、个人数字助理(PDA)、数码相机等领域。
[0004]先进封装中，娃通孔技术(Through-silicon via，TSV)有着重大影响，其是穿透基片(特别是硅基片)的垂直电连接技术。TSV几乎可以代替所有封装中的引线键合(Wire-Bonding)的地方，提高所有种类芯片封装的电气性能，包括提高集成度，缩小芯片尺寸，特别是在系统集封装(System-1n-Packaging，SiP)，圆片级封装(Wafer-LevelPackaging - WLP)以及三维垂直叠层封装(3D Packaging)这些先进封装之中。TSV的制造包括了通孔的制造，绝缘层的沉积，通孔的填充以及后续的化学机械平整化(CMP)和再布线(RDL)等工艺。
[0005]传统的堆叠型封装与TSV工艺相关，需要一系列复杂的制造工艺，导致较高的生产成本和较低的良率。现有的一种解决方案是，将连接通孔形成于塑封层中，并在连接通孔中填充导电金属，实现芯片间的互连。这种方案很容易实现，但是塑封层中连接通孔的数量有所限制，并且由于热膨胀系数(Coefficient of Thermal Expans1n, CTE)失配，形成于塑封层中的导电栓塞将会导致连接区域的不稳定。
[0006]因此，如何提供一种新型的堆叠型芯片封装结构，以降低工艺复杂性、提高封装效率，成为本领域技术人员亟待解决的一个重要技术问题。
【实用新型内容】
[0007]鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种堆叠型芯片封装结构，用于解决现有技术中堆叠型封装工艺复杂、成本较高、良率较低的问题。
[0008]为实现上述目的及其他相关目的，本实用新型提供一种堆叠型芯片封装结构，包括:
[0009]第一塑封层；
[0010]嵌于所述第一塑封层中的第一半导体芯片及至少一个互连结构；所述互连结构包括支撑体及上下贯穿所述支撑体的若干导电柱；
[0011]位于所述第一半导体芯片背面一侧并与所述互连结构电连接的第一再分布引线层；
[0012]位于所述第一半导体芯片背面一侧并与所述第一塑封层连接的第二塑封层；
[0013]嵌于所述第二塑封层中并与所述第一再分布引线层电连接的第二半导体芯片；
[0014]位于所述第一半导体芯片正面一侧并与所述第一半导体芯片及所述互连结构电连接的第二再分布引线层。
[0015]可选地，所述第二半导体芯片正面制作有若干凸块结构；所述第二半导体芯片通过所述凸块结构与所述第一再分布引线层连接。
[0016]可选地，所述第一半导体芯片与所述第二半导体芯片之间形成有第一介质层组，所述第一再分布引线层嵌于所述第一介质层组中。
[0017]可选地，所述第二再分布引线层表面连接有凸点下金属层，所述凸点下金属层表面连接有焊球凸点。
[0018]可选地，所述第一半导体芯片正面一侧形成有第二介质层组，所述第二再分布引线层及所述凸点下金属层嵌于所述第二介质层组中。
[0019]所述导电柱的横截面包括多边形、圆形及椭圆形中的至少一种。
[0020]可选地，所述支撑体的横截面包括多边形、圆形及椭圆形中的至少一种。
[0021 ] 可选地，所述互连结构中，各导电柱呈点阵排列。
[0022]可选地，所述支撑体的介电常数小于或等于3.9。
[0023]可选地，所述导电柱的材料选自Al、Cu、Sn、N1、Au及Ag中的至少一种。
[0024]如上所述，本实用新型的堆叠型芯片封装结构，具有以下有益效果:本实用新型通过在堆叠型封装过程中加入互连结构，使得连接点数量增多，从而使得芯片间的互连更容易实现。更重要的是，本实用新型的堆叠型封装结构中，各层半导体芯片及互连结构均嵌入塑封层中，可以提高堆叠型封装结构在恶劣的外部环境中的稳定性。
【附图说明】
[0025]图1显示为本实用新型的堆叠型芯片封装结构的剖面结构示意图。
[0026]图2显示为本实用新型的堆叠型芯片封装结构的一种封装方法的工艺流程图。
[0027]图3?图22显示为本实用新型的堆叠型芯片封装结构的一种封装方法各步骤所呈现的结构示意图。
[0028]元件标号说明
[0029]1载体
[0030]2粘合层
[0031]3第一半导体芯片
[0032]4互连结构
[0033]5支撑体
[0034]6导电柱
[0035]7第四通孔
[0036]8基板
[0037]9模塑材料
[0038]10第一塑封层
[0039]11第一介质层
[0040]12第二介质层
[0041]13第二通孔
[0042]14第三通孔
[0043]15第一再分布引线层
[0044]16第三介质层
[0045]17第一通孔
[0046]18第二半导体芯片
[0047]19凸块结构
[0048]20第二塑封层
[0049]21第二再分布引线层
[0050]22凸点下金属层
[0051]23焊球凸点
[0052]24第四介质层
[0053]S1 ?S8步骤
【具体实施方式】
[0054]以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
[0055]请参阅图1至图22。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0056]实施例一
[0057]本实用新型提供一种堆叠型芯片封装结构，如图1所示，该堆叠型芯片封装结构包括:
[0058]第一塑封层10 ；
[0059]嵌于所述第一塑封层10中的第一半导体芯片3及至少一个互连结构4 ;所述互连结构4包括支撑体及上下贯穿所述支撑体的若干导电柱；
[0060]位于所述第一半导体芯片3背面一侧并与所述互连结构4电连接的第一再分布引线层15 ；
[0061]位于所述第一半导体芯片3背面一侧并与所述第一塑封层10连接的第二塑封层20 ；
[0062]嵌于所述第二塑封层20中并与所述第一再分布引线层10电连接的第二半导体芯片18 ；
[0063]位于所述第一半导体芯片3正面一侧并与所述第一半导体芯片3及所述互连结构4电连接的第二再分布引线层21。
[0064]作为示例，所述第二半导体芯片18正面制作有若干凸块结构19 ;所述第二半导体芯片18通过所述凸块结构19与所述第一再分布引线层10连接。所述凸块结构19可通过溅射、电镀等工艺制得。
[0065]作为示例，所述第一半导体芯片3与所述第二半导体芯片18之间形成有第一介质层组，所述第一再分布引线层15嵌于所述第一介质层组中。作为示例，如图1所示，所述第一介质层组包括第一介质层11及第三介质层16，其中，所述第一介质层11中形成有容纳所述第一再分布引线层15的导电栓塞的通孔，所述第三介质层16中形成有容纳所述凸块结构19的通孔。
[0066]进一步的，所述第二再分布引线层21表面连接有凸点下金属层22，所述凸点下金属层22表面连接有焊球凸点23。所述第一半导体芯片3正面一侧形成有第二介质层组，所述第二再分布引线层21及所述凸点下金属层22嵌于所述第二介质层组中。作为示例，如图1所示，所述第二介质层组包括第二介质层12及第四介质层24，其中，所述第二介质层12中形成有容纳所述第二再分布引线层21的导电栓塞的通孔，所述第四介质层24覆盖所述第二再分布引线层21，并形成有容纳所述凸点下金属层22的通孔。
[0067]具体的，所述互连结构4的高度最好与所述第一半导体芯片3的高度相同或大致相同，当然，所述互连结构4的高度也可以根据实际需要进行合理调节，相应的，所述第一塑封层10中可形成有与所述导电柱相对应的局部开口，该局部开口中填充有导电金属。
[0068]具体的，所述导电柱的横截面包括多边形、圆形及椭圆形中的至少一种；所述支撑体的横截面包括多