一种适用于COT控制的内部纹波补偿电路的制作方法

本发明属于电源管理技术领域，具体涉及一种适用于恒定导通时间(Constant On Time，COT)控制架构的内部纹波补偿电路的设计。

背景技术：

相比于电压控制模式和峰值电流控制模式，COT控制模式不需要传统意义上的误差放大器，这使得COT控制模式能够在保持精度的基础上提供更快的瞬态响应；COT控制模式所提供的全输入电压范围内的稳频，对于抗电磁干扰特性等等都有很大的意义；同时COT控制模式在轻载下的效率的提升符合现阶段电子产品的发展趋势。COT控制架构在电源管理芯片当中备受青睐。

如图1为传统基于COT控制架构的降压型变换器原理框图以及其关键波形图，不需要误差放大器以及电流采样的电路模块，直接将输出电压的反馈信号V_FB(包含直流信息和交流纹波信息)与内部产生的基准信号V_REF进行比较。其触发机制在于，当反馈电压V_FB触碰到内部基准信号V_REF时，环路比较器触发由单次计时器电路决定的固定导通时间T_on。传统意义上的COT控制的交流纹波信息来自输出电容的纹波，随着集成化的推广陶瓷电容成为主流，在电容ESR较小时，传统COT控制降压型变换器由于输出电压变化而导致相位滞后的问题将会产生次谐波震荡。

为解决由于纹波相位滞后导致的次谐波振荡问题，额外的纹波补偿电路被引入到传统的COT控制架构中，存在两种纹波补偿方法，一为片上纹波补偿，二为片内纹波补偿。片内补偿以其实现形式多样化，补偿精确以及易于集成等特点成为了当下电源芯片中最常见的补偿形式。

技术实现要素：

本发明为了解决现有的COT控制架构存在的上述问题，提出了一种内部纹波补偿电路，旨在增强COT控制架构降压行变换器的环路稳定性。本发明提出的内部纹波补偿电路不需要额外的采样电路，同时采用过流等必备的变换器模块实现对采样幅值的限制以及纹波放大倍数的独立于工艺及温度的漂移，使得稳定性设计具有均一性。

本发明的技术方案是：

一种适用于COT控制的内部纹波补偿电路，包括电感电流采样电路、电感电流纹波信息预放大电路、采样保持电路和纹波叠加电路；

电感电流采样电路将电感电流信息进行采样后的电感电流信息作为后续纹波补偿的关键信号输入到电感电流纹波信息预放大电路；电感电流纹波信息预放大电路将上述采样的电感电流采样信息进行放大后的电感电流采样信息输入到采样保持电路；采样保持电路对电感电流纹波信息预放大电路输入的电流电感采样信息的纹波进行直流量的提取得到电感电流直流量信息，保证在输入到纹波叠加电路进行叠加时纹波是交流量；纹波叠加电路将反馈电压信息和上述得到的电感电流采样信息、电感电流直流量信息加以一定的符号之后得到最后对反馈电压的补偿信息。

具体的，所述电感电流采样电路包括：由上功率管M_NH、下功率管M_NL、第一电感L_S、输出电容的ESR电阻R_CO、第一电阻R_L和第一电容C_O组成的降压行变换器的功率输出级，以及由第一NMOS管M_N1、第二NMOS管M_N2、第二电阻R_LPF、第二电容C_LPF和第一反相器INV2构成的采样电路；开关节点LX接上功率管M_NH的源极、第一电感的L_S一端、下功率管M_NL的漏极和第一NMOS管M_N1的漏极；上功率管M_NH的栅极接上功率管驱动信号HS，其漏极接输入电压V_in；下功率管M_NL的栅极接下功率管驱动信号LS，其源极接功率地PGND；第一电感L_S的另一端与输出电容的ESR电阻R_CO相连，其连接点作为降压变换器的输出电压端V_O；输出电容的ESR电阻R_CO的另一端通过第一电容C_O接功率地PGND，第一电阻R_L作为负载电阻接在降压变换器的输出电压端V_O和功率地PGND之间；第一NMOS管M_N1的栅极接开关信号G1，开关信号G1通过第一反相器INV2之后接第二NMOS管M_N2的栅极；第一NMOS管M_N1的源极和第二NMOS管M_N2的漏极接第二电阻R_LPF的一端，第二电阻R_LPF的另一端作为采样输出端V_ISENSE；第二NMOS管M_N2的源极接功率地PGND，第二电容C_LPF接在采样输出端V_ISENSE和功率地PGND之间。

具体的,所述上功率管驱动信号HS和下功率管驱动信号LS之间存在死区时间。

具体的，所述电感电流纹波信息预放大电路包括第一PMOS管M_P1、第二PMOS管M_P2、第三PMOS管M_P3、第四PMOS管M_P4、第五NMOS管M_N5、第六NMOS管M_N6和由第三NMOS管M_N3、第四NMOS管M_N4构成的第二级共栅放大器；第一PMOS管M_P1的栅极和第二PMOS管的栅极作为电感电流纹波信息预放大电路的差分输入端，第一PMOS管M_P1的栅极接功率地信号(PGND)，第二PMOS管M_P2的栅极接电感电流采样电路的采样输出端V_ISENSE；第一PMOS管M_P1和第二PMOS管M_P2的源极接由内部电源电压流入的第一偏置电流I_b1，第一PMOS管M_P1的漏极接第三NMOS管M_N3的源极，并通过第二偏置电流I_b2连接模拟地GND，第二PMOS管M_P2的漏极接第四NMOS管M_N4的源极，并通过第二偏置电流I_b2连接模拟地GND；第三NMOS管M_N3和第四NMOS管M_N4的栅极接偏置电压信号V_b，第三PMOS管M_P3的漏极和栅极相连作为节点A并连接第三NMOS管M_N3的漏极以及第五NMOS管M_N5的栅极，第四PMOS管M_P4的栅极和漏极相连作为节点B并连接第四NMOS管M_N4的漏极以及第六NMOS管M_N6的栅极，第三PMOS管M_P3的源极、第四PMOS管M_P4的源极、第五NMOS管M_N5的漏极和第六NMOS管M_N6的漏极接电源电压VCC，第五NMOS管M_N5的源极和第六NMOS管M_N6的源极通过第三偏置电流I_b3接模拟地GND；第五NMOS管M_N5的源极和第六NMOS管M_N6的源极作为电感电流预放大电路的第一差分放大输出端V₁和第二差分放大输出端V₂。

具体的，所述采样保持电路包括第一传输门TG1、第二传输门TG2、第三电阻R₁、第四电阻R₂、第三电容C₁、第四电容C₂和第二反相器INV3；第一传输门TG1的输入端接电感电流预放大电路的第一差分输出端V₁，第二传输门TG2的输入端接电感电流预放大电路的第二差分输出端V₂，第二反相器INV3的输入端接控制信号S/H控制第一传输门TG1的高有效端和第二传输门TG2的低有效端，控制信号S/H通过第二反相器INV3后控制第一传输门TG1的低有效端和第二传输门TG2的高有效端；第一传输门TG1的输出端通过第三电阻R₁与第三电容C₁的串联结构后接地，第二传输门TG2的输出端通过第四电阻R₂和第四电容C₂的串联结构后接地；第一传输门TG1的输出端V₃和第二传输门TG2的输出端V₄作为采样保持电路的输出信号。

具体的，所述纹波叠加电路包括第五PMOS管M_P5、第六PMOS管M_P6、第七PMOS管M_P7、第八PMOS管M_P8、第九PMOS管M_P9、第十PMOS管M_P10、第五电阻R₃和第六电阻R₄；第五PMOS管M_P5和第六PMOS管M_P6、第七PMOS管M_P7和第八PMOS管M_P8、第九PMOS管M_P9和第十PMOS管M_P10构成三对差分输入对管，第五PMOS管M_P5的栅极接反馈电压V_FB、第六PMOS管M_P6的栅极接内部基准箝位电压V_REF；第七PMOS管M_P7的栅极接采样保持电路的第二传输门TG2的输出端V₄，第八PMOS管M_P8的栅极接采样保持电路的第一传输门TG1的输出端V₃，第九PMOS管M_P9接电感电流预放大电路的第二差分放大输出端V₂，第十PMOS管M_P10接电感电流预放大电路的第一差分放大输出端V₁；第五PMOS管M_P5、第七PMOS管M_P7和第十PMOS管M_P10的漏极相连作为第一输出V_O1，并通过第五电阻R₃与模拟地GND相连，第六PMOS管M_P6、第八PMOS管M_P8和第九PMOS管M_P9的漏极相连作为第二输出V_O2,并通过第六电阻R₄与模拟地GND相连；第五PMOS管M_P5和第六PMOS管M_P6的源极接由内部电源电压流入的第四偏置电流I_b4，第七PMOS管M_P7和第八PMOS管M_P8的源极接由内部电源电压流入的第五偏置电流I_b5，第九PMOS管M_P9和第十PMOS管M_P10的源极接由内部电源电压流入的第六偏置电流I_b6。

本发明的有益效果：本发明的内部纹波补偿电路，不用外部采样电路时在外部电容ESR很小的情况下依旧能够保持良好的稳定性，很好的克服了传统COT控制的次谐波振荡，同时通过电路上的优化设计稳定性设计独立于工艺角等的漂移。

附图说明

图1是传统COT控制模式降压型变换器框图及其关键波形图。

图2是本发明提供的一种适用于COT控制的内部纹波补偿电路中提出的具有内部纹波补偿的COT V²控制模式降压型变换器框图。

图3是本发明提供的一种适用于COT控制的内部纹波补偿电路中的内部纹波补偿细节图。

图4是本发明提供的一种适用于COT控制的内部纹波补偿电路中电感电流采样电路实现图。

图5是本发明提供的一种适用于COT控制的内部纹波补偿电路中电感电流纹波信息预放大电路实现图。

图6是本发明提供的一种适用于COT控制的内部纹波补偿电路中采样保持电路实现图。

图7是本发明提供的一种适用于COT控制的内部纹波补偿电路中纹波叠加电路实现图。

图8是本发明提供的一种适用于COT控制的内部纹波补偿电路中差分放大器跨导与输入差模幅值变化示意图。

图9是集成有本发明提供的一种适用于COT控制的内部纹波补偿电路的降压型变换器最坏情形仿真关键波形图。

图10是集成有本发明提供的一种适用于COT控制的内部纹波补偿电路的降压型变换器最优情形仿真关键波形图。

具体实施方式

下面结合附图和具体的实施例对本发明作进一步的阐述。

本发明提出的适用于COT控制的内部纹波补偿电路如图2系统TOP图中的内部纹波补偿部分所示，主要由电感电流采样电路、电感电流纹波信息预放大电路、采样保持电路、纹波叠加电路四部分组成。电感电流采样电路将电感电流纹波信息进行采样，作为后续纹波补偿的关键信号；电感电流纹波信息预放大电路将上述采样的电感电流纹波信息进行放大；采样保持电路对采样的纹波进行直流量的提取，保证在叠加时纹波是交流量；纹波叠加电路将上述得到的电感电流采样信息、电感电流直流量信息、反馈电压信息以一定的符号之后得到最后对反馈电压的补偿信息。通过采样将电感电流信息的交流量叠加在反馈电压上，弥补由于输出电容ESR较低而导致的纹波电压相位滞后的现象，进而解决由相位滞后引起的次谐波震荡问题。采样部分通过下功率管M_NL的导通电阻R_{ds_on}对电感电流进行半周期采样，得到采样信息V_ISENSE既包含直流分量同时也包含交流分量，将采样信息进行预放大之后，利用采样保持电路将V_ISENSE的直流信息提取出，以上得到两对电压一对是V_ISENSE对功率地PGND差分放大之后的信息V₁和V₂，另一对是采样保持信息V₃和V₄。在纹波叠加模块通过一定的正负号与第三对电压V_FB和V_REF进行叠加，得到第一输出V_O1和第二输出V_O2，第一输出V_O1＝V_FB+K*V_ISENSE为反馈电压V_FB与具有交流和直流信息的采样信号K*V_ISENSE叠加，第二输出V_O2＝V_REF+K*V_ISENSE|_dc为参考电压电压V_REF与具有纹波直流信息K*V_ISENSE|_dc叠加，将VO1和VO2送至环路比较器的两个输入端，当VO1和VO2相等时触发下一周期，通过以上分析得到：

V₁-V₂＝-K·V_ISENSE＝K·I_LR_{ds_on}

V₃-V₄＝K·V_DC＝K·I_S/HR_{ds_on}

则最后的叠加周期触发点满足：

$V_{O1}=V_{O2}\⇔V_{FB}+K\·(I_L{R}_{dson}-I_{S/H}{R}_{dson})=V_{REF}$

现阶段对COT控制环路的稳定性可由以下公式刻画：

其中品质因数Q₃决定了在1/2f_sw处的双极点会不会落在系统带宽内部，即稳定性问题。系统稳定性良好需要Q₃>0，则为足够的R_i值，R_i即为采样增益。具体每一部分电路完成的功能以及在系统稳定性的考虑上如何设计，以下根据实际电路详细说明。

如图4所示，电感电流采样电路包括，由上功率管M_NH、下功率管M_NL、第一电感L_S、输出电容的ESR电阻R_CO、第一电阻R_L和第一电容C_O组成的降压行变换器的功率输出级，以及由第一NMOS管M_N1、第二NMOS管M_N2、第二电阻R_LPF、第二电容C_LPF和第一反相器INV2构成的采样电路；开关节点LX接上功率管M_NH的源极、第一电感的L_S一端、下功率管M_NL的漏极和第一NMOS管M_N1的漏极；上功率管M_NH的栅极接上功率管驱动信号HS，其漏极接输入电压V_in；下功率管M_NL的栅极接下功率管驱动信号LS，其源极接功率地PGND；第一电感L_S的另一端与输出电容的ESR电阻R_CO相连，其连接点作为降压变换器的输出电压端V_O；输出电容的ESR电阻R_CO的另一端通过第一电容C_O接功率地PGND，第一电阻R_L作为负载电阻接在降压变换器的输出电压端V_O和功率地PGND之间；第一NMOS管M_N1的栅极接开关信号G1，开关信号G1通过第一反相器INV2之后接第二NMOS管M_N2的栅极；第一NMOS管M_N1的源极和第二NMOS管M_N2的漏极接第二电阻R_LPF的一端，第二电阻R_LPF的另一端作为采样输出端V_ISENSE；第二NMOS管M_N2的源极接功率地PGND，第二电容C_LPF接在采样输出端V_ISENSE和功率地PGND之间；上功率管驱动信号HS和下功率管驱动信号LS之间存在死区时间。

开关信号G1和下功率管驱动信号LS同时序，保证在下功率管M_NL开启时将开关节点LX的节点电压信息通过采样管M_N1，得到电感电流信息：

V_ISENSE＝V_LX＝-I_LR_{ds_on}

而在上功率管M_NH开启时间内，通过放电管M_N2，使得采样信息为0。在采样电路的设计当中由R_LPF以及C_LPF构成的低通滤波器，需要将有效的开关信息全部通过，同时所设计滤波器的频率不能过高，保证能够将噪声滤除，需要将滤波频率设计在噪声源的最小频率一半以下，则有：

$2f_{SW,max}\≤{\mathrm{\ω}}_{LPF}\≤\frac{1}{2}{f}_{Noise,\min }$

电感电流纹波信息预放大电路如图5所示，包括，第一PMOS管M_P1、第二PMOS管M_P2、第三PMOS管M_P3、第四PMOS管M_P4、第五NMOS管M_N5、第六NMOS管M_N6和由第三NMOS管M_N3、第四NMOS管M_N4构成的第二级共栅放大器；第一PMOS管M_P1的栅极和第二PMOS管的栅极作为电感电流纹波信息预放大电路的差分输入端，第一PMOS管M_P1的栅极接功率地信号(PGND)，第二PMOS管M_P2的栅极接电感电流采样电路的采样输出端V_ISENSE；第一PMOS管M_P1和第二PMOS管M_P2的源极接由内部电源电压流入的第一偏置电流I_b1，第一PMOS管M_P1的漏极接第三NMOS管M_N3的源极，并通过第二偏置电流I_b2连接模拟地GND，第二PMOS管M_P2的漏极接第四NMOS管M_N4的源极，并通过第二偏置电流I_b2连接模拟地GND；第三NMOS管M_N3和第四NMOS管M_N4的栅极接偏置电压信号V_b，第三PMOS管M_P3的漏极和栅极相连作为节点A并连接第三NMOS管M_N3的漏极以及第五NMOS管M_N5的栅极，第四PMOS管M_P4的栅极和漏极相连作为节点B并连接第四NMOS管M_N4的漏极以及第六NMOS管M_N6的栅极，第三PMOS管M_P3的源极、第四PMOS管M_P4的源极、第五NMOS管M_N5的漏极和第六NMOS管M_N6的漏极接电源电压VCC，第五NMOS管M_N5的源极和第六NMOS管M_N6的源极通过第三偏置电流I_b3接模拟地GND；第五NMOS管M_N5的源极和第六NMOS管M_N6的源极作为电感电流预放大电路的第一差分放大输出端V₁和第二差分放大输出端V₂。

由于通过导通电阻采样而得的电感电流信息通常较小，在应用于纹波补偿时需要进行预先放大，采用全差分运放进行预放大能够有效地防止由于功率地引入的而产生的噪声信息，为保证在全应用范围内放大倍数的均一性，预放大倍数需要设计为独立于工艺偏差以及温度漂移，本发明提出的预放大电路，采用二极管连接形式的PMOS作负载，使得放大倍数成为放大的差分输入对管以及二极管链接的负载管的尺寸比，同时通过在版图上输入对管和负载管匹配进一步减小工艺偏差，则有：

$K=\frac{g_{m3}}{g_{m7}}=\sqrt{\frac{{(W/L)}_{m3}}{{(W/L)}_{m7}}}$

采样保持电路如图6所示，包括，第一传输门TG1、第二传输门TG2、第三电阻R₁、第四电阻R₂、第三电容C₁、第四电容C₂和第二反相器INV3；第一传输门TG1的输入端接电感电流预放大电路的第一差分输出端V₁，第二传输门TG2的输入端接电感电流预放大电路的第二差分输出端V₂，第二反相器INV3的输入端接控制信号S/H控制第一传输门TG1的高有效端和第二传输门TG2的低有效端，控制信号S/H通过第二反相器INV3后控制第一传输门TG1的低有效端和第二传输门TG2的高有效端；第一传输门TG1的输出端通过第三电阻R₁与第三电容C₁的串联结构后接地，第二传输门TG2的输出端通过第四电阻R₂和第四电容C₂的串联结构后接地；第一传输门TG1的输出端V₃和第二传输门TG2的输出端V₄作为采样保持电路的输出信号。

预放大之后的纹波信息依旧是直流量和交流量的叠加效果，通过采样保持电路实现对纹波信息直流量的近似提取，居于直流量提取的精确性考虑，采样保持时间要足够短；同时居于保持信息的不变的能力上而言，采样保持的时间需要足够长，折衷以上二者，将采样保持时间设计在20～30ns之间。同时R₁、R₂的加入，增加了采样保持电路的带宽：

纹波叠加电路如图7所示，包括:第五PMOS管M_P5、第六PMOS管M_P6、第七PMOS管M_P7、第八PMOS管M_P8、第九PMOS管M_P9、第十PMOS管M_P10、第五电阻R₃和第六电阻R₄；第五PMOS管M_P5和第六PMOS管M_P6、第七PMOS管M_P7和第八PMOS管M_P8、第九PMOS管M_P9和第十PMOS管M_P10构成三对差分输入对管，第五PMOS管M_P5的栅极接反馈电压V_FB、第六PMOS管M_P6的栅极接内部基准箝位电压V_REF；第七PMOS管M_P7的栅极接采样保持电路的第二传输门TG2的输出端V₄，第八PMOS管M_P8的栅极接采样保持电路的第一传输门TG1的输出端V₃，第九PMOS管M_P9接电感电流预放大电路的第二差分放大输出端V₂，第十PMOS管M_P10接电感电流预放大电路的第一差分放大输出端V₁；第五PMOS管M_P5、第七PMOS管M_P7和第十PMOS管M_P10的漏极相连作为第一输出V_O1，并通过第五电阻R₃与模拟地GND相连，第六PMOS管M_P6、第八PMOS管M_P8和第九PMOS管M_P9的漏极相连作为第二输出V_O2,并通过第六电阻R₄与模拟地GND相连；第五PMOS管M_P5和第六PMOS管M_P6的源极接由内部电源电压流入的第四偏置电流I_b4，第七PMOS管M_P7和第八PMOS管M_P8的源极接由内部电源电压流入的第五偏置电流I_b5，第九PMOS管M_P9和第十PMOS管M_P10的源极接由内部电源电压流入的第六偏置电流I_b6。

纹波叠加点路将反馈电压信息，电感电流的纹波信息进行叠加，具体如下：反馈电压V_FB、内部基准箝位电压V_REF、预放大的电感电流纹波信息即V₁和V₂以及其差分的输出的直流量信息即V₃和V₄，通过差分输入对流过相同的负载电阻R_D的形式，以一定的正负号相加，完成对反馈电压的纹波补偿即如下形式：

V_FB,Com＝V_FB+K·V_IL,Ripple|_ac+dc-K·V_IL,Ripple|_dc

后两项分别为V₁和V₂以及V₃和V₄，同时将基准电压V_REF加入，以下输入形式即可完成，V_FB、V₁、V₄在同一负载的差分对输入端，V_REF、V₂、V₃在同一负载的差分对输入端。则此时通过该纹波叠加模块之后的新周期触发点如下：

$V_{REF}=V_{FB}+\frac{G_{m2}}{G_{m1}}{\mathrm{KR}}_{ds\_on}\·I_L{|}_{ac}$

其中G_m1为V_FB和V_REF输入差分对的跨导，G_m2为V₁、V₂以及V₃、V₄输入差分对的跨导(由于ΔV_in1,2≈ΔV_in3,4)，已知差分对的跨导与差分输入电压差ΔV_in大小具有如图8所示的关系。纹波叠加电路的设计中另一个问题需要考虑，为了使得稳定性因素不随温度以及工艺漂移，G_m1和G_m2必须相等。功率管的导通电阻R_{ds_on}随温度及工艺角的漂移量较大(1/2R_{ds_on,TT}～2R_{ds_on,TT})，而在常规设计中差分对管的线性输入范围，即图8中的区域I范围为，-200mV～200mV。为使在全温度、工艺角下降压变换器的环路稳定性良好，必须通过限制实际的输出功率大小(输出最大负载电流I_L)实现，在COT控制当中由电流限模块实现该功能，电流限设计过小将会限制芯片的市场而此时系统环路的稳定性更均一，在满足较大部分的需求时通过提升差分对管的线性输入范围可以实现。实际设计中，为保证稳定性的均一，所设定电流限应满足如下：

$I_{Lim,TT}\≤\frac{{\mathrm{\ΔV}}_{in,max}}{K\·R_{ds\_on,max}}$

其中K为纹波预放大倍数，ΔV_in,max为差分对管的最大线性输入范围。

图9为所设计内部纹波补偿电路在实际COT控制降压型变换器中的最坏仿真情况，最坏情形为最大的Ton，以及最低温下的最小R_{ds_on}，从仿真图看出，所设计纹波补偿电路在最坏情形下依然能够使得系统稳定；图10为最优情形下的仿真情况。从对比图发现，所涉及内部纹波补偿电路具有良好的工艺及温度稳定性。

本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。