一种用于FPGA芯片的电荷泵的制作方法

技术特征：

1.一种用于FPGA芯片的电荷泵，其特征在于，包括差分输入电路(1)、共模负反馈电路(2)、电流不匹配校正电路(3)、输出差模清零电路(4)、差分输出电路(5)；

所述差分输入电路(1)连接所述差分输出电路(5)，用于产生电荷泵的最终输出电压；

所述差分输出电路(5)包括两个输出端，分别连接共模负反馈电路(2)和电流不匹配校正电路(3)，用于分别向所述共模负反馈电路(2)提供共模检测电平、向所述电流不匹配校正电路(3)提供电流不匹配检测电平；

所述共模负反馈电路(2)连接差分输入电路(1)，用于将所述共模检测电平补偿到差分输入电路(1)的输出端，使差分输入电路(1)的输出端的共模信号稳定；

所述电流不匹配校正电路(3)连接所述差分输出电路(5)，用于根据检测到的差分输出的电流不匹配检测电平对应补偿两个差分输出，以使两个差分输出分别都能保证各自的充电与放电电流相匹配；

所述输出差模清零电路(4)连接所述共模负反馈电路(2)，用于在电路启动工作时清空所述共模负反馈电路(2)差分对管输出的差模信号。

2.根据权利要求1所述的用于FPGA芯片的电荷泵，其特征在于，还包括偏置电路(6)，所述偏置电路(6)连接所述电流不匹配校正电路(3)，用于向所述电流不匹配校正电路(3)提供偏置电流，以增强输出充电和放电电流的匹配。

3.根据权利要求2所述的用于FPGA芯片的电荷泵，其特征在于，还包括使能开关(7)，所述使能开关(7)连接所述偏置电路(6)和所述共模负反馈电路(2)，用于控制所述电荷泵的共模负反馈直流检测电压从电压源到接地端的导通或断开，以降低在锁相环不使能时的静态功耗。

4.根据权利要求3所述的用于FPGA芯片的电荷泵，其特征在于，所述差分输入电路(1)包括：第一晶体管(xi7)、第二晶体管(xi6)、第三晶体管(xi5)、第四晶体管(xi2)、第五晶体管(xi4)、第六晶体管(xi3)、第七晶体管(xi0)、第八晶体管(xi1)、第一端口(dnb)、第二端口(dn)、第三端口(up)、第四端口(upb)；其中，

所述第一晶体管(xi7)栅极连接第一端口(dnb)，所述第一晶体管(xi7)源极连接第二晶体管(xi6)源极、第三晶体管(xi5)漏极，所述第一晶体管(xi7)漏极连接所述差分输出电路(5)；

所述第二晶体管(xi6)栅极连接第二端口(dn)，所述第二晶体管(xi6)漏极连接所述差分输出电路(5)；

所述第三晶体管(xi5)栅极连接所述偏置电路(6)、第四晶体管(xi2)栅极，所述第三晶体管(xi5)源极连接第五晶体管(xi4)漏极；

所述第四晶体管(xi2)栅极连接所述偏置电路(6)，所述第四晶体管(xi2)源极连接第六晶体管(xi3)漏极，所述第四晶体管(xi2)漏极连接第七晶体管(xi0)源极、第八晶体管(xi1)源极；

所述第五晶体管(xi4)栅极连接所述偏置电路(6)、所述第六晶体管(xi3)栅极，所述第五晶体管(xi4)源极连接接地端；

所述第六晶体管(xi3)栅极连接所述偏置电路(6)，所述第六晶体管(xi3)源极连接接地端；

所述第七晶体管(xi0)栅极连接第三端口(up)，所述第七晶体管(xi0)漏极连接所述差分输出电路(5)；

所述第八晶体管(xi1)栅极连接第四端口(upb)，所述第八晶体管(xi1)漏极连接所述差分输出电路(5)。

5.根据权利要求4所述的用于FPGA芯片的电荷泵，其特征在于，所述电流不匹配校正电路(3)包括：第一运算放大器(I11)、第二运算放大器(I12)、第九晶体管(M3)、第十晶体管(M2)、第十一晶体管(M5)、第十二晶体管(M6)、第十三晶体管(M11)、第十四晶体管(M10)、第十五晶体管(M13)、第十六晶体管(M12)、第四十晶体管(M1)、第四十一晶体管(M9)、第四十四晶体管(M0)、第四十五晶体管(M8)；其中，

所述第一运算放大器(I11)同相输入端连接所述第四十晶体管(M1)漏极、第九晶体管(M3)漏极，所述第一运算放大器(I11)反相输入端连接所述差分输出电路(5)，所述第一运算放大器(I11)输出端连接第十晶体管(M2)栅极，所述第四十晶体管(M1)源极连接所述第四十四晶体管(M0)漏极；所述第九晶体管(M3)源极连接所述第十晶体管(M2)漏极，所述第九晶体管(M3)栅极连接第十一晶体管(M5)栅极、所述偏置电路(6)；所述第十晶体管(M2)源极连接电源端、所述第十晶体管(M2)栅极还连接第十二晶体管(M6)栅极；所述第十一晶体管(M5)漏极连接所述差分输出电路(5)，所述第十一晶体管(M5)源极连接所述第十二晶体管(M6)漏极，所述第十一晶体管(M5)栅极连接第十三晶体管(M11)栅极；所述第十二晶体管(M6)源极连接所述电源端；所述第十三晶体管(M11)栅极连接所述第十四晶体管(M10)栅极，所述第十三晶体管(M11)源极连接第十五晶体管(M13)，所述第十三晶体管(M11)漏极连接第二运算放大器(I12)同相输入端、所述第四十一晶体管(M9)漏极，所述第四十一晶体管(M9)源极连接所述第四十五晶体管(M8)漏极；所述第二运算放大器(I12)反相输入端连接所述差分输出电路(5)；所述第十四晶体管(M10)栅极连接所述偏置电路(6)，所述第十四晶体管(M10)源极连接第十六晶体管(M12)漏极，所述第十四晶体管(M10)漏极连接所述差分输出电路(5)；所述第十五晶体管(M13)栅极连接所述第二运算放大器(I12)输出端、所述第十六晶体管(M12)栅极，所述第十五晶体管(M13)源极、所述第十六晶体管(M12)源极均连接电源端。

6.根据权利要求5所述的用于FPGA芯片的电荷泵，其特征在于，所述偏置电路(6)包括：第二十五晶体管(xi8)、第三十四晶体管(xi9)、第三十五晶体管(xi11)、第三十六晶体管(xi10)、第三十八晶体管(xi56)、第三十九晶体管(xi44)、第四十二晶体管(M4)、第四十三晶体管(xi45)、第四十六晶体管(xi43)；其中，

所述第二十五晶体管(xi8)栅极连接所述第四晶体管(xi2)，所述第二十五晶体管(xi8)源极连接第三十四晶体管(xi9)漏极，所述第二十五晶体管(xi8)漏极连接第五端口(cpi_p)、所述输出差模清零电路(4)；

第三十四晶体管(xi9)栅极连接所述第六晶体管(xi3)栅极；

所述第三十五晶体管(xi11)源极连接所述第三十六晶体管(xi10)漏极，所述第三十五晶体管(xi11)漏极连接第六端口(cpi_n)、所述输出差模清零电路(4)；

所述第三十八晶体管(xi56)栅极连接所述第三十八晶体管(xi56)漏极、第三十九晶体管(xi44)栅极、第四十晶体管(M1)栅极、第四十一晶体管(M9)栅极，所述第三十八晶体管(xi56)源极连接所述第四十二晶体管(M4)源极、第四十三晶体管(xi45)源极、第四十四晶体管(M0)源极、第四十五晶体管(M8)源极、地电压端；第三十八晶体管(xi56)漏极连接第一电流源(I6)输出端；

所述第三十九晶体管(xi44)源极连接所述第四十三晶体管(xi45)漏极，所述第三十九晶体管(xi44)漏极连接第四十六晶体管(xi43)漏极；

所述第四十二晶体管(M4)栅极连接所述第四十三晶体管(xi45)栅极连接所述第四十四晶体管(M0)栅极、所述第四十五晶体管(M8)栅极，所述第四十二晶体管(M4)漏极连接第二电流源(I5)输出端；

所述第四十六晶体管(xi43)栅极连接所述第四十六晶体管(xi43)漏极、所述第九晶体管(M3)栅极，所述第四十六晶体管(xi43)源极连接所述第一电流源(I6)输入端、第二电流源(I5)输入端、所述电源端。

7.根据权利要求6所述的用于FPGA芯片的电荷泵，其特征在于，所述差分输出电路(5)包括：第三十三晶体管(xi13)、第三十七晶体管(xi12)；

所述第三十三晶体管(xi13)栅极连接第三十七晶体管(xi12)栅极，所述第三十三晶体管(xi13)漏极连接所述第五端口(cpi_p)、所述第十一晶体管(M5)漏极；

所述第三十七晶体管(xi12)漏极连接所述第十四晶体管(M10)漏极、所述第六端口(cpi_n)。

8.根据权利要求7所述的用于FPGA芯片的电荷泵，其特征在于，所述共模负反馈电路(2)包括：第十七晶体管(xi42)、第十八晶体管(xi41)、第十九晶体管(xi38)、第二十晶体管(xi39)、第二十一晶体管(xi47)、第二十二晶体管(xi40)、第二十三晶体管(xi48)、第二十四晶体管(xi49)、第二十七晶体管(xi37)、第二十八晶体管(xi112)、第二十九晶体管(xi14)、第三十晶体管(xi15)、第三十二晶体管(xi36)、第一电阻(xi109)、第二电阻(xi105)，其中，

所述第十七晶体管(xi42)栅极连接第五端口(cpi_p)，所述第十七晶体管(xi42)源极连接第十八晶体管(xi41)源极、第十九晶体管(xi38)漏极，所述第十七晶体管(xi42)漏极连接第二十晶体管(xi39)漏极、第二十一晶体管(xi47)漏极、第二十一晶体管(xi47)栅极；

所述第十八晶体管(xi41)栅极连接第二十二晶体管(xi40)、第一电阻(xi109)一端、第二电阻(xi105)一端、第一电容(xi96)正极、电源分压端(vcom)，所述第二电阻(xi105)另一端连接所述电源端、所述第十八晶体管(xi41)漏极连接所述第二十二晶体管(xi40)漏极、第二十三晶体管(xi48)漏极、第二十四晶体管(xi49)栅极；

所述第十九晶体管(xi38)栅极连接第二十五晶体管(xi8)栅极、第二十六晶体管(xi35)栅极，所述第十九晶体管(xi38)源极连接第二十七晶体管(xi37)漏极；

所述第二十晶体管(xi39)栅极连接第六端口(cpi_n)，所述第二十晶体管(xi39)源极连接所述第二十二晶体管(xi40)源极、所述第二十六晶体管(xi35)漏极；

所述第二十一晶体管(xi47)源极连接第二十九晶体管(xi14)源极、第三十晶体管(xi15)源极、所述第二十四晶体管(xi49)源极、所述电源端；

所述第二十二晶体管(xi40)源极连接第二十六晶体管(xi35)漏极；

第二十三晶体管(xi48)栅极连接所述第十四晶体管(M10)栅极、第三十三晶体管(xi13)栅极，所述第二十三晶体管(xi48)源极连接所述第二十四晶体管(xi49)漏极；

所述第二十四晶体管(xi49)栅极连接所述第二十九晶体管(xi14)栅极；

所述第二十六晶体管(xi35)栅极连接第三十五晶体管(xi11)栅极，所述第二十六晶体管(xi35)源极连接所述第三十二晶体管(xi36)漏极；

所述第二十七晶体管(xi37)栅极连接所述第三十二晶体管(xi36)栅极、所述第三十四晶体管(xi9)栅极，所述第二十七晶体管(xi37)源极连接所述第三十四晶体管(xi9)源极、所述第三十二晶体管(xi36)源极、第三十六晶体管(xi10)源极、第二十八晶体管(xi112)源极、所述第一电容(xi96)负极、所述地电压端；

所述第二十八晶体管(xi112)栅极连接所述第二十八晶体管(xi112)漏极、所述第一电阻(xi109)另一端；

所述第二十九晶体管(xi14)栅极连接所述第三十晶体管(xi15)栅极，所述第二十九晶体管(xi14)漏极连接所述第三十三晶体管(xi13)源极、所述第八晶体管(xi1)漏极、所述第二晶体管(xi6)漏极；

所述第三十晶体管(xi15)漏极连接第三十六晶体管(xi12)源极、所述第一晶体管(xi7)漏极、所述第七晶体管(xi0)漏极；

第三十二晶体管(xi36)栅极连接所述第三十六晶体管(xi10)栅极。

9.根据权利要求8所述的用于FPGA芯片的电荷泵，其特征在于，所述使能开关(7)包括第一使能开关(xi29)、第二使能开关(M7)、第三使能开关(xi77)；

所述第一使能开关(xi29)连接在所述电源端与所述第二电阻(xi105)之间，用于控制所述电源端与所述第二电阻(xi105)通路的接通或断开；

所述第二使能开关(M7)连接在所述第四十二晶体管(M4)栅极与所述地电压端之间；

所述第三使能开关(xi77)连接在所述第三十八晶体管(xi56)栅极与所述地电压端之间。

10.根据权利要求9所述的用于FPGA芯片的电荷泵，其特征在于，所述第一使能开关(xi29)、所述第二使能开关(M7)、所述第三使能开关(xi77)均为晶体管开关。