时钟升压电路、片上高压生成电路和电子装置的制作方法

1.本公开涉及集成电路领域，尤其涉及一种时钟升压电路、片上高压生成电路和电子装置。


背景技术：

2.现在常见的集成电路芯片电源电压有3v/1.8v/1.2v等。但是对于某些特殊芯片而言，例如闪存(flash)芯片，其内部操作需要用到高于电源电压的电位，此时就需要在芯片内部设置电压转换电路来自行产生高电位。再例如显示面板，驱动其像素阵列也需要高于电源电压的电位。
3.由于电感在芯片上不容易实现和集成，因此通常利用mos电容、mos开关等可以方便集成到芯片上的元器件来实现dc-dc转换电路，例如电荷泵。图1示出了在集成电路芯片中使用的电荷泵的例子。在图示的四级迪克森(dickson)电荷泵中，mos管(md1-md5)串联在输入端和输出端之间，并进行二极管连接，电容c1-c4则分别连接时钟(φ1)和反相时钟(φ2)。cf用作限流器。
4.在实际工作中，输入端连接电源电压v
dd
，奇数级电容和偶数级电容在不同的半个时钟周期执行泵送操作，实现在输出端输出高电平v
hh
。
5.随着半导体工艺节点的不断提高，使得集成电路芯片工作的电源电压逐渐降低，而芯片内部例如用来进行闪存编写和擦除的高电压基本不变。这使得电荷泵电路在低电源电压下工作效率较低。
6.为此，需要一种能够改进芯片内部电荷泵工作效率的方案。


技术实现要素：

7.本公开要解决的一个技术问题是提供一种时钟升压电路，能够通过电容器结合充电支路提供摆幅范围增加，尤其是摆幅为0到2
×vdd
的时钟信号。由此，能够实现效率更高的片上高压生成电路。
8.根据本公开的第一个方面，提供了一种时钟升压电路，包括：输入端子，接收第一时钟信号；输出端子；电容器，所述电容的第一端接收第二时钟信号，所述第二时钟信号和所述第一时钟信号具有相同的下降沿，所述第二时钟信号的上升沿比所述第一时钟信号的上升沿延迟；第一开关，连接在所述输出端子和地之间；第二开关，连接在所述电容器的第二端和所述输出端子之间；充电支路，连接在电源端子和所述输出端子之间；其中，在所述第一时钟信号和所述第二时钟信号均为低电平时，所述第一开关导通，所述第二开关和所述充电支路断开；在所述第一时钟信号为高电平，所述第二时钟信号为低电平时，所述第一开关断开，所述第二开关和所述充电支路导通；在所述第一时钟信号和所述第二时钟信号均为高电平时，所述第一开关和所述充电支路断开，所述第二开关导通。
9.根据本公开的第二个方面，提供了一种片上高压生成电路，包括：如第一方面所述的时钟升压电路，所述时钟升压电路输出高值升压的时钟信号；以及电荷泵电路，获取所述
高值升压的时钟信号作为电荷泵电路的时钟信号。
10.根据本公开的第三个方面，提供了一种电子装置，包括如第二方面所述的片上高压生成电路。可选地，所述电子装置为存储器或显示装置。
11.由此，时钟升压电路通过经由时钟信号、上升沿延迟的时钟信号，已经仅在延迟时段发生变化的信号来控制优选可由mos管实现的多个开关对电容器的充电，提供摆幅更高的时钟，由此，能够实现效率更高的片上高值升压电路，并改进电子装置的性能。
附图说明
12.通过结合附图对本公开示例性实施方式进行更详细的描述，本公开的上述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施方式中，相同的参考标号通常代表相同部件。
13.图1示出了在集成电路芯片中使用的电荷泵的例子。
14.图2示出了根据本发明一个实施例的时钟升压电路的电路图。
15.图3示出了图2所示时钟升压电路在工作时的时序图。
16.图4示出了根据本发明一个实施例的时钟升压电路的电路图。
17.图5示出了上升沿延迟电路的组成例。
18.图6示出了图4所示时钟升压电路在工作时的时序图。
19.图7示出了根据本发明一个实施例的时钟升压电路的电路图。
20.图8示出了图7所示时钟升压电路在工作时的时序图。
21.图9示出了根据本发明一个实施例的片上高压生成电路的组成例。
具体实施方式
22.下面将参照附图更详细地描述本公开的优选实施方式。虽然附图中显示了本公开的优选实施方式，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。
23.文中的术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
24.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。
25.下文的公开提供了许多不同的实施方式或例子用来实现本技术的不同结构。为了简化本技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本技术。此外，本技术可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的
关系。
26.如前所述，某些特殊类型的集成电路芯片，其内部操作需要用到高电平，例如，闪存芯片在电源电压降低的情况下仍然需要基本不变的编程和擦除高电压。而高电压的生成，依赖于片上设置的高压电路。
27.在芯片的电源电压逐渐降低，且芯片内部高压需求基本不变的情况下(即，v
dd
降低，v
hh
需求不变)，现有的高压生成电路需要更多层级的电荷泵，并且工作效率低下。
28.为了更好地提高特殊集成电路芯片(例如，闪存芯片)中高压电荷泵的摆幅，本发明提出了一种驱动电路，上述驱动电路可以用作时钟升压电路，连接在用于提供时钟信号的振荡器电路之后，并且通过提供幅度倍增的时钟信号来电荷泵的效率，并由此降低功耗。
29.图2示出了根据本发明一个实施例的时钟升压(clock signal boost)电路的电路图。
30.时钟升压电路1的输入端子接收时钟信号clk。在此，时钟信号clk可以是由振荡器生成的矩形波信号，例如，高电平等于电源电压v
dd
、低电平等于0且高低电平持续时间相同(即，占空比为50％)的矩形波信号，在下文中也可被称为“第一时钟信号”。在本文中，还可以使用时钟信号clk的反相信号，该反相信号可被表示为反相的时钟信号clkb，并且可以通过时钟信号clk连接反相器后获取。应该理解的是，在反相的时钟信号clkb控制下进行开关，也可看作是在时钟信号clk的控制下进行开关，只是控制的高低电平方向相反。
31.图2所示的时钟升压电路1还使用上升沿延迟的时钟信号clkd。在此，上升沿延迟的时钟信号clkd和时钟信号clk具有相同的低电平的起始位置，但上升沿延迟的时钟信号clkd的高电平的起始位置比时钟信号clk的高电平的起始位置略有延后，即时钟信号clkd具有和时钟信号clk相同的下降沿，具有比时钟信号clk延迟的上升沿。因此，在时钟信号clk是低电平时，上升沿延迟的时钟信号clkd也是低电平；在时钟信号clk是高电平时，上升沿延迟的时钟信号clkd先是低电平再是高电平。在时钟信号clk是低电平为0v，高电平为v
dd
的矩形波信号时，上升沿延迟的时钟信号clkd同样可以是低电平为0v，高电平为v
dd
的矩形波信号。时钟信号clk和上升沿延迟的时钟信号clkd具有相同的周期，但由于上升沿延迟的时钟信号clkd的上升沿有延迟，因此上升沿延迟的时钟信号clkd的高电平持续时间要短于时钟信号clk的高电平持续时间。例如，时钟信号clk的占空比为50％，即时钟信号clk的高电平持续时间等于低电平持续时间，那么，上升沿延迟的时钟信号clkd的占空比小于50％，即上升沿延迟的时钟信号clkd的高电平持续时间要短于低电平持续时间。在下文中也可将上升沿延迟的时钟信号clkd称为“第二时钟信号”。本文中，还可以使用上升沿延迟的时钟信号clkd的反相信号，该反相信号可被表示为反相的上升沿延迟的时钟信号clk
db
，并且可以通过时钟信号clkd连接反相器后获取。应该理解的是，在反相的上升沿延迟的时钟信号clk
db
控制下进行开关，也可看作是在上升沿延迟的时钟信号clkd的控制下进行开关，只是控制的高低电平方向相反。
32.如图2所示，时钟升压电路1包括：输入端子，输出端子out，电容器c，第一开关s1，第二开关s2，和充电支路br。输入端子接收第一时钟信号clk。电容器c的第一端(即，第一节点n1)接收第二时钟信号clkd，所述第二时钟信号clkd和所述第一时钟信号clk具有相同的下降沿，所述第二时钟信号clkd的上升沿比所述第一时钟信号clk的上升沿延迟。第一开关s1连接在所述输出端子out和地gnd之间。第二开关s2连接在所述电容器c的第二端(即，第
二节点n2)和所述输出端子out之间。充电支路br连接在电源端子和所述输出端子out之间。其中，在所述第一时钟信号clk和所述第二时钟信号clkd均为低电平时，所述第一开关s1导通，所述第二开关s2和所述充电支路br断开。在所述第一时钟信号clk为高电平，所述第二时钟信号clkd为低电平时，所述第一开关s1断开，所述第二开关s2和所述充电支路br导通。在所述第一时钟信号clk和所述第二时钟信号clkd均为高电平时，所述第一开关s1和所述充电支路br断开，所述第二开关s2导通。
33.在一些实施例中，充电支路br(如图2虚线框所示)包括第三开关s3，第三开关s3的一端连接电源端子，另一端连接输出端子out，在第一时钟信号clk和第二时钟信号clkd均为低电平时或均为高电平时，第三开关s3断开，在第一时钟信号clk为高电平且第二时钟信号clkd为低电平时，第三开关s3导通。
34.图3示出了图2所示时钟升压电路在工作时的时序图。图3所示的时序图是在时钟升压电路稳定之后(例如，若干个时钟周期之后)的时序图。当时钟升压电路稳定后，电容器c的两端的电压差为v
dd
。图3示出了两个完整的时钟周期，为方便说明，在后一个时钟周期内标明了阶段i、ii和iii。应该理解的是，在每一个时钟周期内，都可以包括阶段i、ii和iii。
35.以下将结合图3进一步描述时钟升压电路1的各器件及工作原理。
36.具体地，时钟升压电路1的输入端子接收第一时钟信号clk，时钟升压电路1的电容器c的第一端接收第二时钟信号clkd。其中，第二时钟信号clkd和第一时钟信号clk具有相同的下降沿，第二时钟信号clkd的上升沿比第一时钟信号clk的上升沿延迟，具体如图3所示，第一时钟信号clk和第二时钟信号clkd具有相同的周期。第二时钟信号clkd的上升沿比第一时钟信号clk的上升沿延迟了一定的时间(如图中阶段ii的时长tdelay)。在每个周期内，第一时钟信号clk的低电平和第二时钟信号clkd的低电平起始位置相同，第二时钟信号clkd的高电平起始位置迟于第一时钟信号clk的高电平起始位置。第一时钟信号clk的低电平和第二时钟信号clkd的低电平具有相同的大小，例如都是0v。第一时钟信号clk的高电平和第二时钟信号clkd的高电平具有相同的幅值，例如都是电源电压v
dd
。例如，通过振荡器产生第一时钟信号clk，通过上升沿延迟电路基于第一时钟信号clk来产生第二时钟信号clkd。
37.如图3所示，第一时钟信号clk和第二时钟信号clkd的周期可分为3个阶段。在阶段ⅰ，第一时钟信号clk和第二时钟信号clkd均为低电平。在阶段ⅱ，第一时钟信号clk为高电平，第二时钟信号clkd为低电平。在阶段ⅲ，第一时钟信号clk为高电平，第二时钟信号clkd为高电平。
38.在阶段ⅰ，第一开关s1为导通，第二开关s2和第三开关s3均为断开。由于第一开关s1为导通时，时钟升压电路1的输出端子out接地，因此，时钟升压电路1的输出端子out的电压为0v，即时钟升压电路1的输出端子out所输出的时钟信号clk
out
的电压为0v。在阶段ⅰ，第一节点n1的电压为0，第二节点n2的电压为电源电压v
dd
。
39.在阶段ⅱ，第一开关s1为断开，第二开关s2和第三开关s3均为导通。由于第三开关s3为导通时，时钟升压电路1的输出端子out与电源端子相连，因此，时钟升压电路1的输出端子out电压为电源电压v
dd
，即时钟升压电路1的输出端子out所输出的时钟信号clk
out
的电压为电源电压v
dd
。由于第二开关s2和第三开关s3均导通，电容器c的第二端连接电源端子并维持电源电压v
dd
，电容器c的第一端接收第二时钟信号clkd，此时，第二时钟信号clkd仍为低电平,因此，电容器c的两端电压差保持为v
dd
。
40.在阶段ⅲ，第一开关s1和第三开关s3为断开，第二开关s2为导通。由于电容器c的第一端所接收的第二时钟信号clkd为高电平，电容器c两端的电压不会突变(即电容器c的两端电压差仍为v
dd
),因此，电容器c的第二端的电压为两倍的电源电压(即2
×vdd
)，即时钟升压电路1的输出端子out所输出的时钟信号clk
out
的电压为2
×vdd
。
41.在图2所示的时钟升压电路中，充电支路br在阶段ii导通，为输出端子提供电源电压v
dd
，同时使电容器c的第二端维持在电源电压v
dd
，充电支路br在阶段i和阶段ii截止。具体地，第一开关s1和第二开关s2可以实现为受时钟信号clk(或反相的时钟信号clkb)控制的开关，例如，第一开关s1和第二开关s2可以分别实现为一个mos晶体管或多个mos晶体管的组合。由于充电支路br(例如第三开关s3)导通仅在阶段ii导通，因此充电支路br(例如第三开关s3)的控制信号需要基于第一时钟信号clk以及第二时钟信号clkd产生。在本发明中，充电支路br(例如第三开关s3)可以实现为一个mos晶体管或多个mos晶体管的组合，例如，串联的多个mos晶体管。具体地，本发明可以通过输出端子out在第三阶段iii从v
dd
到2
×vdd
的跳变，来使得充电支路br在第三阶段关断。
42.图4示出了根据本发明一个实施例的时钟升压电路的电路图。图4所示的时钟升压电路10通过mos晶体管实现开关s1-s3。
43.具体地，在时钟升压电路10中，第一开关s1和第三开关s3实现为第一nmos晶体管m1和第二nmos晶体管m3，第二开关s2实现为第一pmos晶体管m2。另外，该时钟升压电路10还可以包括电容器c，上升延迟电路11、和第一反相器12。
44.具体地，上升延迟电路11的输入端接收第一时钟信号clk，上升延迟电路11的输出端提供第二时钟信号clkd至电容器c的第一端(第一节点n1)。
45.图5示出了一种示例性上升沿延迟电路11，上升延迟电路11可以包括：反相器111、反相器112、电容器c11、电容器c12、与非门电路114、反相器113。其中反相器111的输入端接收第一时钟信号clk，反相器111的输出端分别连接电容器c11的第一端和反相器112的输入端。电容器c11的第二端接地。反相器112的输出端分别连接电容器c12的第一端和与非门电路114的第一输入端。电容器c12的第二端接地。与非门电路114的第二输入端接收第一时钟信号clk，与非门电路114的输出端与反相器113的输入端连接。反相器113的输出端输出第二时钟信号clkd。可以理解，上升沿延迟电路11的实现方式不限于图5所示的电路。
46.在一些实施例中，所述上升延迟电路11还可以包括缓冲器(图中未示)。所述缓冲器的输入端与所述上升延迟电路11的输出端相连，所述缓冲器的输出端与所述电容器c的第一端相连。
47.在本实施例中，所述时钟升压电路10中的反相器12的输入端与所述时钟升压电路10的输入端相连，反相器12用于提供与第一时钟信号反相的时钟信号clkb。
48.如图4所示，反相器12的输出端分别与第一nmos晶体管m1的栅极和第一pmos晶体管m2的栅极相连，即第一nmos晶体管m1的栅极和第一pmos晶体管m2的栅极接收与第一时钟信号clk反相的时钟信号clkb。第二nmos晶体管m3的栅极连接时钟升压电路10的输入端，接收第一时钟信号clk。
49.进一步地，所述第一时钟信号clk和所述第二时钟信号clkd的高电平均为电源电压v
dd
。在其他部分实施例中，所述第一时钟信号clk和所述第二时钟信号clkd的高电平并不限于电源电压，也可以为预设的高电压。所述第一时钟信号clk和所述第二时钟信号clkd的
低电平可以为0v。
50.图6示出了图4所示时钟升压电路在工作时的时序图。图6所示的时序图是在时钟升压电路稳定之后(例如，若干个时钟周期之后)的时序图。时钟升压电路稳定之后，电容器c的两端具有大小为v
dd-v
t
的电压差。如下将结合图6，描述图4所示电路的工作。
51.在阶段ⅰ，第一时钟信号clk和第二时钟信号clkd均为低电平，此时第一nmos晶体管m1导通，第一pmos晶体管m2和第二nmos晶体管m3断开。因为第一nmos晶体管m1导通，输出端子out接地gnd，即输出端子out的电压为0v。即时钟升压电路10的输出端子out所输出的时钟信号clk
out
的电压为0v。由于第二时钟信号clkd为低电平，因此，电容器c的第一端的电压为0v。在时钟升压电路稳定之后，电容器c的第二端的电压为v
dd-v
t
。因为，第一pmos晶体管m2断开，所以电容器c的第二端能够维持v
dd-v
t
，不会被拉低到0。
52.在阶段ⅱ，第一时钟信号clk为高电平，第二时钟信号clkd为低电平，此时第一nmos晶体管m1断开。第二nmos晶体管m3的栅极电压为第一时钟信号clk的高电平(即，v
dd
)，第二nmos晶体管m3的漏极电压为电源电压v
dd
，因此第二nmos晶体管m3的源极电压为v
dd-v
t
，其中v
t
为第二nmos晶体管m3的阈值电压。输出端子out的电压为v
dd-v
t
。第一pmos晶体管m2的栅极接收与第一时钟信号反相的时钟信号clkb，因此，第一pmos晶体管m2的栅极电压为低电平。第一pmos晶体管m2导通，第一pmos晶体管m2的漏极电压为v
dd-v
t
，第一pmos晶体管m2的源极电压(电容器c的第二端的电压)也是v
dd-v
t
。此时第二时钟信号clkd仍为低电平，于是，电容器c的两端电压差为v
dd-v
t
。
53.在时钟升压电路10工作后的第一个时钟周期的阶段i，电容器c的第一端和第二端的电压都为0，在第一个时钟周期的阶段ii，电源端子经由第二nmos晶体管m3和第一pmos晶体管m2对电容器c充电，经过若干个时钟周期后，电容器c具有电压差v
dd-v
t
。
54.在阶段ⅲ，第一时钟信号clk为高电平，第二时钟信号clkd为高电平。此时第一nmos晶体管m1依然断开。电容器c的第一端电压从0变为v
dd
，电容器c的第二端的电压从v
dd-v
t
变为2
×vdd-v
t
。第一pmos晶体管m2的栅极电压为低电平，第一pmos晶体管m2的源极电压为2
×vdd-v
t
，因此，第一pmos晶体管m2依然处于导通状态，第一pmos晶体管m2的漏极电压为2
×vdd-v
t
，输出端子out的电压也是2
×vdd-v
t
。此时，第二nmos晶体管m3的栅极电压为第一时钟信号clk的高电平v
dd
，第二nmos晶体管m3的源极电压为2
×vdd-v
t
，因此第一nmos晶体管m3处于断开状态，输出端子out的电压不会被下拉到电源电压v
dd
。亦即，在阶段ⅲ，时钟升压电路10的输出端子out所输出的时钟信号clk
out
的电压为2
×vdd-v
t
。
55.阶段ⅲ之后是下一个时钟周期的第一阶段ⅰ，第一时钟信号clk和第二时钟信号clkd均为低电平，此时第一nmos晶体管m1为导通，第一pmos晶体管m2和第二nmos晶体管m3为断开，输出端子out的电压变为0。由于第二时钟信号clkd为低电平，电容器c的第一端的电压从v
dd
变为0，相应地，电容器c的第二端的电压从2
×vdd-v
t
变为v
dd-v
t
。
56.由上可知，虽然使用单个nmos晶体管m3形成的充电支路能够为输出端子out提供仅在阶段ii的导通，但由于在阶段ii，nmos晶体管m3为二极管连接形式，因此使得最终得到的时钟信号的高电平为2
×vdd-v
t
。
57.图7示出了根据本发明一个实施例的时钟升压电路的电路图。如图7所示，时钟升压电路20包括nmos晶体管m1，pmos晶体管m2，pmos晶体管m3，pmos晶体管m4，nmos晶体管m5，pmos晶体管m6，和电容器c。其中，nmos晶体管m1实现为第一开关s1，pmos晶体管m2实现为第
二开关s2。pmos晶体管m3和pmos晶体管m4共同实现为充电支路br，其中pmos晶体管m3实现为第三开关，pmos晶体管m4实现为第四开关。由此，充电支路br包括串联在电源端子和输出端子之间的第三开关和第四开关。所述第三开关和所述第四开关在所述第一时钟信号clk为高电平并且所述第二时钟信号clkd为低电平时导通，所述第四开关在所述第二时钟信号clkd的高电平期间断开。所述第三开关为第二pmos晶体管，所述第四开关为第三pmos晶体管，并且所述第二pmos晶体管的栅极连接第三时钟信号clka，所述第三时钟信号clka在所述第一时钟信号clk和所述第二时钟信号clkd电平相同期间为高电平，在所述第一时钟信号clk和所述第二时钟信号clkd电平不同期间为低电平。此外，nmos晶体管m5和pmos晶体管m6用于控制pmos晶体管m4的断开和导通。nmos晶体管m5实现为第五开关，pmos晶体管m6实现为第六开关。由此，第五开关连接在所述第三pmos晶体管的栅极和地之间；第六开关连接在所述第三pmos晶体管的栅极和输出端子之间；所述第五开关在所述第二时钟信号clkd的高电平期间断开，在所述第二时钟信号clkd的低电平期间导通，所述第六开关在所述第二时钟信号clkd的高电平期间导通，控制所述第四开关在所述第二时钟信号clkd的高电平期间断开。所述第五开关为第二nmos晶体管，所述第六开关是第四pmos晶体管，其中，所述第二nmos晶体管的栅极连接反相的第二时钟信号，所述四pmos晶体管的栅极连接电源端子。
58.除了使用第一时钟信号clk和第二时钟信号clkd进行控制之外，在本实施例中，还可以基于第一时钟信号clk和第二时钟信号clkd生成的信号来进行开关控制。具体地，时钟信号clka可以是在clk和clkd电平相同期间为低电平，在clk和clkd电平不同期间为高电平的信号，例如，clka是低电平为0v，高电平为v
dd
的矩形波信号。在一些实施例中，时钟信号clka通过第一时钟信号clk和第二时钟信号clkd的“与”运算获取。在一些实施例中，时钟信号clka还可以通过例如时钟信号clk和时钟信号clk
db
的“与非”运算获取，时钟信号clk
db
为第二时钟信号clkd的反相时钟信号。在一些实施例中，时钟信号clka还可以通过时钟信号clkb和第二时钟信号clkd的“与非”运算获取。在下文中也可将时钟信号clka称为“第三时钟信号”。
59.nmos晶体管m1的栅极连接时钟信号clkb，漏极连接输出端子out，源极连接gnd端子。nmos晶体管m1也可被称为“第一nmos晶体管”。
60.pmos晶体管m2的栅极同样连接反相的时钟信号clkb，源极连接第二节点n2，漏极连接于输出端子out。pmos晶体管m2也可被称为“第一pmos晶体管”。
61.pmos晶体管m3的栅极连接第三时钟信号clka，源极连接电源端子，漏极连接第三节点n3。pmos晶体管m3也可被称为“第二pmos晶体管”。
62.pmos晶体管m4的栅极连接第四节点n4，源极连接第三节点n3，漏极连接输出端子out。pmos晶体管m4也可被称为“第三pmos晶体管”。电源端子经由pmos晶体管m3和m4到输出端子的路径即为充电支路br。
63.nmos晶体管m5的栅极连接时钟信号clk
db
，漏极连接第四节点n4，源极连接gnd端子。nmos晶体管m5也可被称为“第二nmos晶体管”。
64.pmos晶体管m6的栅极连接电源端子，源极连接第四节点n4，漏极连接输出端子out。pmos晶体管m6也可被称为“第四pmos晶体管”。
65.电容器c的第一端连接于第一节点n1，用于接收上升沿延迟的时钟信号clkd，第二端则连接于第二节点n2。
66.电源端子提供电源电压v
dd
。gnd端子例如接地。电路可以包括输入端子，用于接收振荡器产生的时钟信号clk。可以对接收到的时钟信号clk进行各种处理，以获取如上提及的各类时钟信号，例如反相的时钟信号clkb，上升沿延迟的时钟信号clkd，反相的上升沿延迟的时钟信号clk
db
，以及时钟信号clka。
67.具体地，可以将时钟信号clk连接反相器，如图7所示的反相器22，直接得到与时钟信号反相的时钟信号clkb。反相器22的输入端则连接于时钟升压电路的输入端子，输出端连接nmos晶体管m1和pmos晶体管m2的栅极，由此实现向nmos晶体管m1和pmos晶体管m2的栅极提供与时钟信号反相的时钟信号clkb。
68.在一个实施例中，可以通过将第一时钟信号clk连接上升沿延迟电路21，得到第二时钟信号clkd。上升沿延迟电路21可以具有如图5所示的组成，由此输入信号在经由上升沿延迟电路的变换后，能够得到上升沿延迟的输出信号，即，第二时钟信号clkd。
69.进一步地，在从第一时钟信号clk生成了第二时钟信号clkd之后，还可以对第一时钟信号clk和第二时钟信号clkd进行处理以获取第三时钟信号clka。在图7所示的实施例中，上升沿延迟电路21的输出端连接反相器23，得到时钟信号clkd的反相信号clk
db
，反相器23的输出端连接与非门24的第一输入端，时钟信号clk连接与非门24的第二输入端，即，通过第一时钟信号clk和时钟信号clk
db
的“与非”运算获取第三时钟信号clka。
70.与非门24的输出端连接pmos晶体管m3的栅极，与非门24的输出端还连接与非门26的第一输入端，与非门26的第二输出端接收第一时钟信号clk。与非门26的输出端连接反相器27的输入端。第三时钟信号clka与第一时钟信号clk经过与非门26和反相器27的结果是时钟信号clkd，反相器27的输出端连接第一节点n1。应该理解的是，第一节点n1也可以直接与上升沿延迟电路21的输出端相连以获取clkd。换句话说，本发明对于如何从第一时钟信号clk获取第二时钟信号clkd和第三时钟信号clka的途径不做限制。但在一个优选实施例中，第一节点n1的第二时钟信号clkd是基于pmos晶体管m3的栅极的第三时钟信号clka获得，使得在阶段iii的开始，pmos晶体管m3的栅极的第三时钟信号clka的电平跳变(从低电平到高电平)要早于电容器c第一端(第一节点n1)处的跳变(从低电平到高电平)，这样充电支路br在第一节点n1变为高电平时已经断开，输出端子out的高电平2v
dd
不会有漏电有损失。
71.虽然图中给出了利用反相器22获取的反相时钟信号clkb，利用上升沿延迟电路21获取的第二时钟信号clkd，以及利用反相器23和与非门24获取的第三时钟信号clka，但应该理解的是，在其他实现中，本发明的时钟升压电路20可以直接从外部获取第一时钟信号clk，反相时钟信号clkb和/或第二时钟信号clkd和/或第三时钟信号clka。换句话说，时钟升压电路20中的反相器22和上升沿延迟电路21，以及逻辑门23～27是非必须的，时钟升压电路20也可以从外部电路直接获取所需的第一时钟信号clk，反相时钟信号clkb，第二时钟信号clkd，或第三时钟信号clka。例如，非交叠信号产生电路基于振荡器提供的时钟信号产生时钟信号clk和反相时钟信号clkb。
72.如下将结合图8所示的时序来描述电路的工作原理。在此例和本发明的如下描述中，时钟信号clk是低电平为0v，高电平为v
dd
且高低电平持续时间相同(即，占空比为50％)的矩形波信号。
73.图8示出了图7所示时钟升压电路在工作时的时序图。图8所示的时序图是在时钟升压电路20稳定之后(例如，若干个时钟周期之后)的时序图。当时钟升压电路稳定后，电容
器c的两端的电压差为v
dd
。图8示出了2个完整的周期，为方便说明，在后一个时钟周期内标明了阶段i、ii和iii。在阶段i，第一时钟信号clk和第二时钟信号clkd都是低电平。在阶段ii，第一时钟信号clk为高电平，第二时钟信号clkd依然是低电平。在阶段iii，第一时钟信号clk和第二时钟信号clkd都是高电平。相比之下，第三时钟信号clka仅在阶段ii为低电平，在阶段i和iii都是高电平。
74.在阶段i，反相时钟信号clkb为高电平，nmos晶体管m1导通，pmos晶体管m2断开，因此输出端子out的输出为0。
75.由于第三时钟信号clka为高电平，pmos晶体管m3的栅极和源极电压相同，都为v
dd
，因此pmos晶体管m3(充电支路br)断开。由于反相的上升沿延迟的时钟信号clk
db
在阶段i为高电平，因此nmos晶体管m5导通，第四节点n4电压为0。pmos晶体管m6则因为栅极连接电源电压，栅极漏极都为低电平而断开。
76.在阶段ii，第一时钟信号clk跳变为v
dd
但第二时钟信号clkd尚未跳变为v
dd
，由于反相时钟信号clkb跳变为0，因此nmos晶体管m1断开，pmos晶体管m2导通。
77.在充电支路br上，由于第三时钟信号clka跳变为0，因此pmos晶体管m3导通。同时，由于时钟信号clk
db
保持为高电平，第四节点n4电压为0，因此pmos晶体管m4导通，使得输出端子out的电压变为v
dd
。pmos晶体管m6则由于栅极连接电源电压，仍然断开。
78.此时，由于pmos晶体管m2导通，使得电容器c第二端(第二节点n2)维持在v
dd
。由于第一节点n1连接的第二时钟信号clkd仍然为0，因此电容器c的两侧带有v
dd
的电压差。
79.在阶段iii，第一时钟信号clk和第二时钟信号clkd均为v
dd
，反相时钟信号clkb为0，因此nmos晶体管m1仍然断开，pmos晶体管m2保持导通。此时，由于第二时钟信号clkd从0跳变为v
dd
，电容器c为保持v
dd
的电压差，因此第二节点n2的电压跳变为2v
dd
，从而使得输出端子out变为2v
dd
。
80.时钟信号clk
db
为0，nmos晶体管m5断开。pmos晶体管m6的栅极为高电平v
dd
，漏极电压为2v
dd
，因此pmos晶体管m6导通，pmos晶体管m6的源极电压为2v
dd
。pmos晶体管m4的栅极电压和漏极电压都是2v
dd
，因此pmos晶体管m4断开，第三时钟信号clka跳变为高电平，因此pmos晶体管m3的栅极和源极电压相同，都为v
dd
，pmos晶体管m3也断开。因此，充电支路br断开。
81.由此，经过阶段i、ii和iii，实现了输出端子out从0至v
dd
，再变成了2
×vdd
的输出，从而实现了增大驱动电路输出摆幅的效果。
82.在下一个时钟周期的阶段i，第一时钟信号clk和第二时钟信号clkd都变为0，第二节点n2的电压从2v
dd
被耦合为v
dd
，输出端子out被导通的nmos晶体管m1拉低为0，pmos晶体管m2则由于反相时钟信号clkb变为v
dd
而断开，因此电容器c基本保持大小为v
dd
的电势差。
83.阶段ii介于时钟信号clk的上升沿与上升沿延迟的时钟信号clkd的上升沿之间，阶段ii的时长等于上升沿延迟的时钟信号clkd的上升沿和时钟信号clk的上升沿之间的时间差，上述时间差越短，最后得到的输出时钟波形越接近低电平为0，高电平为2v
dd
的矩形波。但由于需要使得pmos晶体管m2有足够的时间导通，时间差不能过小，即阶段ii不能过短。因此需要合理选择上升沿的延迟时间，例如通过合理设置上升沿延迟电路21。
84.由此，本发明的时钟升压电路20提供了摆幅从0到2
×vdd
的时钟信号。
85.时钟升压电路的输出out于是可以用作电荷泵的时钟输入。由于电荷泵需要一对
相位相反的时钟，因此还可以利用诸如非交叠时钟发生电路来基于时钟升压电路20的输出生成图1所示的φ1和φ2。
86.电荷泵只是片上高压生成电路的一部分。为此，本发明还可以实现为一种片上高压生成电路，包括如上所述的时钟升压电路，以及获取所述时钟升压电路的输出作为时钟输入的电荷泵。
87.图9示出了根据本发明一个实施例的片上高压生成电路的组成例。
88.如图9所示，除了电荷泵(charge pump)之外，高压生成电路还包括参考电压生成电路(reference)、调节器(regulator)、振荡器(oscillator)、电压电平转换器(level shifter)，以及本发明的时钟升压电路。
89.参考电压生成电路通常使用带隙基准来提供一个与电源电压和温度无关的参考电压v
ref
。
90.调节器例如包括分压电阻和比较器。分压电阻包括设置在电荷泵(charge pump)的输出端和反馈节点之间的第一电阻和设置在反馈节点和地之间的第二电阻。反馈节点连接比较器的第一输入端，用于提供与电荷泵的输出电压v
pp
成比例的反馈电压v
mon
。比较器的第二输入端接收参考电压v
ref
。比较器对反馈电压v
mon
与参考电压v
ref
进行比较，如果v
mon
大于v
ref
(v
pp
大于目标电压值)就关掉电荷泵，如果v
mon
小于v
ref
(v
pp
小于目标电压值)就使电荷泵工作。振荡器用于为电荷泵提供时钟信号。振荡器接收电源电压v
dd
，产生时钟信号，时钟信号的高值(amplitude)最高为电源电压v
dd
。
91.电荷泵是高压生成电路的主体，可由多种电路结构实现，图1所示的迪克森电荷泵是其中常用的一种。迪克森电荷泵使用一对非交叠时钟信号。在其他实施例中，电荷泵可以使用两对非交叠时钟信号。电压电平转换器是用于连接电荷泵与负载的开关。而负载可以是电容或者电阻，也可以是两者叠加。
92.不同于现有技术中直接利用振荡器生成的高值最高为电源电压v
dd
的时钟电压来用作电荷泵的输入时钟，本发明的片上高压生成电路可以在振荡器后连接在前结合图2、图4和图7描述的时钟升压电路，以获取摆幅提升，例如从0到2
×vdd
的时钟信号。
93.进一步地，本发明还可以实现为一种电子装置，包括如上所述的片上高压生成电路。所述电子装置尤其可以是存储器或显示装置。存储器可以是非易失性存储器，例如，闪存。闪存包括norflash和nand flash。片上高压生成电路用于提供闪存的各种操作电压，例如读操作，擦除操作和编程操作中需要的电压。存储器也可以是易失性存储器，例如dram。显示装置例如是液晶显示器，有机发光二极管显示器等。
94.上文中已经参考附图详细描述了根据本发明的时钟升压电路以及相应的片上高压生成电路和电子装置。本发明的时钟升压电路经由时钟信号、上升沿延迟的时钟信号来控制优选可由mos管实现的开关，并结合电容器的boost效应，可以将电荷泵使用的时钟信号的输出摆幅有效的提高到从0到2
×vdd
的范围。由此，能够实现效率更高的片上高压生成电路和电子装置。
95.以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的
其它普通技术人员能理解本文披露的各实施例。