静电放电保护电路的制作方法

1.本发明涉及集成电路技术领域，尤其涉及一种静电放电保护电路。


背景技术：

2.在混合电源供电系统中，低压电源系统与中高压电源系统之间常常会加上静电放电防护电路(electro-static discharge，esd)，以提供电源系统在静电发生时不同压差电源之间泄放电流的路径。
3.然而，如果混合电源系统中的电压差别比较大，如1.8v/6v/15v等多电压的应用中，在不同电源之间，传统采用串联二极管方式作为电源之间的静电放电防护电路。多个串联的二极管数量与电源间的电压差相关联，电压差增大，二极管数量随之增大，会导致芯片面积大大增加，造成电源之间静电放电大电流不能迅速排除，降低了静电防护的效果。另一方面，混合电源系统设计时，需要考虑芯片的上电或断电时序，如果上电或断电时序发生改变，将导致电源间的静电防护电路由于上电或断电时序的影响异常导通，形成低阻通路导致开关机大的漏电流。


技术实现要素：

4.基于此，有必要针对上述背景技术中的问题，提供一种静电放电保护电路，静电放电保护电路通过内部自适应的开关管，有效泄放高低电源之间的静电电流，一举解决传统技术防护能力下降和芯片开关机瞬间大的漏电流现象。
5.为解决上述技术问题，本技术的第一方面提出一种静电放电保护电路，包括：
6.第一开关单元，被配置为：第一端与第一电压源连接，第二端及第三端均与电压节点连接，控制端与第二电压源连接；
7.第二开关单元，被配置为：第一端及第二端均与电压节点连接，第三端与第二电压源连接，控制端与第一电压源连接；
8.第三mos单元，被配置为：第一端与第一电压源连接，第二端及控制端均与电压节点连接，第三端与第二电压源连接；
9.其中，根据第一电压源的输出电压与第二电压源的输出电压，控制所述第一开关单元与所述第三mos单元的连通，以调节所述第三mos单元的第二端的电位；或控制所述第二开关单元与所述第三mos单元的连通，以调节所述第三mos单元的第二端的电位。
10.于上述实施例中提供的静电放电保护电路中，第一开关单元被配置为：第一端与第一电压源连接，第二端及第三端均与电压节点连接，控制端与第二电压源连接；第二开关单元被配置为：第一端及第二端均与电压节点连接，第三端与第二电压源连接，控制端与第一电压源连接；第三mos单元被配置为：第一端与第一电压源连接，第二端及控制端均与电压节点连接，第三端与第二电压源连接；第一开关单元与第二开关单元根据第一电压源与第二电压源的输出电压差实现导通或关断，自适应浮动将第三mos单元的第一端、第三mos单元的控制端及第三mos单元的第二端短接；或，将第三mos单元的第三端、第三mos单元的
控制端及第三mos单元的第二端短接，使得第三mos单元形成gppmos结构，以泄放高低电源之间的静电电流。第一开关单元、第二开关单元及第三mos单元组成单个静电保护结构，实现电源之间的双向esd静电放电保护效果。该静电放电保护电路与电源间的电位差无关，相对于传统增加二极管技术，有效降低了芯片面积，提高静电放电能力；并且，任意电压源先上电或断电，均能避免因上电时序引起芯片开关机瞬间大漏电电流的问题。
11.在其中一个实施例中，当第一电压源的输出电压大于第二电压源的输出电压时，所述第一开关单元处于导通状态，所述第二开关单元处于关闭状态，所述第三mos单元的第一端的电位、所述第三mos单元的第二端的电位、所述第三mos单元的控制端的电位及第一电压源的输出电压相同。
12.在其中一个实施例中，当第一电压源的输出电压小于第二电压源的输出电压时，所述第一开关单元处于关闭状态，所述第二开关单元处于导通状态，所述第三mos单元的第二端的电位、所述第三mos单元的第三端的电位、所述第三mos单元的控制端的电位及第二电压源的输出电压相同。
13.在其中一个实施例中，所述静电放电保护电路还包括：
14.第一耗能元件，被配置为：第一端与第二电压源连接，第二端与所述第一开关单元的控制端连接，用于在所述第一开关单元处于导通状态时，保护所述第一开关单元；
15.第二耗能元件，被配置为：第一端与第一电压源连接，第二端与所述第二开关单元的控制端连接，用于在所述第二开关单元处于导通状态时，保护所述第二开关单元。
16.在其中一个实施例中，所述第一耗能元件及所述第二耗能元件均包括电阻。
17.在其中一个实施例中，所述静电放电保护电路还包括：
18.第三耗能元件，被配置为：第一端与所述第三mos单元的控制端连接，第二端与所述第三mos单元的第二端连接，用于保护所述第三mos单元。
19.在其中一个实施例中，所述第三耗能元件包括电阻。
20.在其中一个实施例中，所述第一开关单元、所述第二开关单元及所述第三mos单元均包括pmos管。
21.在其中一个实施例中，所述第一开关单元包括第一pmos管，所述第一pmos管的源极或漏极与第一电压源连接，所述第一pmos管的体极及所述第一pmos管的漏极或源极与电压节点均连接，所述第一pmos管的栅极与第二电压源连接；
22.所述第二开关单元包括第二pmos管，所述第二pmos管的源极或漏极与第二电压源连接，所述第二pmos管的源极或漏极及所述第二pmos管的体极均与电压节点连接，所述第二pmos管的栅极与第一电压源连接。
23.在其中一个实施例中，所述第三mos单元包括第三pmos管，所述第三pmos管的栅极及所述第三pmos管的体极均与电压节点连接；
24.当第一电压源的输出电压大于第二电压源的输出电压时，所述第三pmos管的源极与第一电压源连接，所述第三pmos管的漏极与第二电压源连接；
25.当第一电压源的输出电压小于第二电压源的输出电压时，所述第三pmos管的漏极与第一电压源连接，所述第三pmos管的源极与第二电压源连接。
26.上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
27.图1为本技术第一实施例中提供的一种静电放电保护电路的电路原理示意图；
28.图2为本技术第二实施例中提供的一种静电放电保护电路的电路原理示意图；
29.图3为本技术一实施例中提供的一种静电放电保护电路中于第一工作状态时的等效电路示意图；
30.图4为本技术一实施例中提供的一种静电放电保护电路中于第二工作状态时的等效电路示意图；
31.图5为本技术第三实施例中提供的一种静电放电保护电路的电路原理示意图；
32.图6为本技术一实施例中提供的一种集成电路的电路原理示意图；
33.图7为本技术另一实施例中提供的一种集成电路的电路原理示意图。
34.附图标记说明：100、集成电路；110、第一内部电路；120、第二内部电路；125、逻辑电路；130、第一箝位电路；140、第二箝位电路；150、静电放电保护电路；151、第一开关单元；152、第二开关单元；153、第三mos单元；1511、第一耗能元件；1521、第二耗能元件；1531、第三耗能元件；160、平行静电放电保护电路。
具体实施方式
35.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的较佳的实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容的理解更加透彻全面。
36.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
37.在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由
……
组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
38.应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本技术的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
39.在本技术中，除非另有明确的规定和限定，术语“相连”、“连接”等术语应做广义理解，例如，可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。
40.现有技术通过串联多个二极管组成电压源之间的静电防护电路，隔绝两个不同电压源，以使各自供应的内部电路能够稳定使用对应的电压源正常工作。一方面，多个二极管的正向导通电压必须大于两个不同电压源之间的电位差，才能保证内部电路正常工作时，两个电压源之间不会有之间通路，有效隔绝两个电压源。但串联的二极管数量越多，会造成
静电放电保护电路需要更大的混合电压源芯片面积，提高芯片制造成本，降低静电保护效率；另一方面，混合电压源芯片上电时，存在电源上电时序先后的情况；当低电源电压上电完成后，其他中高电源电压处于浮接状态，容易造成不同电源电压之间串连二极管的正向导通，从而产生开关机瞬间较大的漏电流现象。
41.因此，本技术提出一种静电放电保护电路及集成电路，静电放电保护电路的第三mos单元自适应浮动形成gppmos结构，将来自高电位电压源的静电电流泄放至低电位电压源。第一开关单元、第二开关单元及第三mos单元组成单个静电保护结构，实现电源之间的双向esd静电放电保护效果。该静电放电保护电路与电源间的电位差无关，相对于传统增加二极管技术，有效降低了芯片面积，提高静电放电能力；并且，任意电压源先上电或断电，均能避免因上电时序引起芯片开关机瞬间大漏电电流的问题。
42.为了说明本技术上述的技术方案，下面通过具体实施例来进行说明。
43.在本技术的一个实施例中提供的一种静电放电保护电路中，如图1所示，静电放电保护电路150包括第一开关单元151、第二开关单元152及第三mos单元153。第一开关单元151被配置为：第一端与第一电压源vdd1连接，第二端及第三端均与电压节点sub连接，控制端与第二电压源vdd2连接；第二开关单元152被配置为：第一端及第二端均与电压节点sub连接，第三端与第二电压源vdd2连接，控制端与第一电压源vdd1连接；第三mos单元153被配置为：第一端与第一电压源vdd1连接，第二端及控制端均与电压节点sub连接，第三端与第二电压源vdd2连接。
44.在一个实施例中，根据第一电压源vdd1的输出电压与第二电压源vdd2的输出电压，控制所述第一开关单元151与所述第三mos单元153的连通，以调节所述第三mos单元153的第二端的电位；或控制所述第二开关单元152与所述第三mos单元153的连通，以调节所述第三mos单元153的第二端的电位。
45.于上述实施例中提供的静电放电保护电路中，第一开关单元与第二开关单元根据第一电压源与第二电压源的输出电压差实现导通或关断，自适应浮动第三mos单元153的第一端与第三mos单元153的第二端及第三mos单元153的控制端短接时，或第三mos单元153的第三端与第三mos单元153的第二端及第三mos单元153的控制端短接时，第三mos单元153均形成gppmos结构，以泄放高低压电源之间的静电电流。第一开关单元、第二开关单元及第三mos单元组成单个静电保护结构，实现电源之间的双向esd静电放电保护效果。该静电放电保护电路与电源间的电位差无关，相对于传统增加二极管技术，有效降低了芯片面积，提高静电放电能力；并且，任意电压源先上电或断电，均能避免因上电时序引起芯片开关机瞬间大漏电电流的问题。
46.具体的，在第一电压源vdd1的输出电压与第二电压源vdd2的输出电压存在电压差时，第一开关单元151与第二开关单元152根据电压差实现导通或关断，实现第三mos单元153的第一端、第三mos单元153的控制端及第三mos单元153的第二端短接，或第三mos单元153的第三端、第三mos单元153的控制端及第三mos单元153的第二端短接，以使得第三mos单元153形成栅极接电源p型金属氧化物半导体管(gate-power p-metal-oxide-semiconductor,gppmos)结构，泄放高低压电源之间的静电电流。
47.作为示例，第一开关单元151、第二开关单元152及第三mos单元153均包括pmos管，如图2所示。pmos管包括衬底、栅氧化层、栅极金属层、体极金属层、源极及漏极(图中未示
意)；栅氧化层位于衬底的上表面，栅极金属层位于栅氧化层远离衬底的表面；体极金属层位于衬底远离栅氧化层的表面，源极与漏极经由栅氧化层与衬底电连接。
48.在一个实施例中，当第一电压源vdd1的输出电压大于第二电压源vdd2的输出电压时，静电放电保护电路150处于第一工作状态时的电路结构图如图3所示，其中，第二开关单元152用虚线示意，表示第二开关单元152处于关闭状态；第一开关单元151处于导通状态，第三mos单元153的第一端的电位、第三mos单元153的第二端的电位、第三mos单元153的控制端的电位及第一电压源vdd1的输出电压相同，第三mos单元153形成gppmos结构，高电位的第一电压源vdd1产生的静电电流经由第一开关单元151及第三mos单元153泄放至第二电压源vdd2。
49.在一个实施例中，当第一电压源vdd1的输出电压小于第二电压源vdd2的输出电压时，静电放电保护电路150处于第二工作状态时的电路结构图如图4所示，其中，第一开关单元151用虚线示意，表示第一开关单元151处于关闭状态；第二开关单元152处于导通状态，第三mos单元153的第二端的电位、第三mos单元153的第三端的电位、第三mos单元153的控制端的电位及第二电压源vdd2的输出电压相同，第三mos单元153形成gppmos结构，高电位的第二电压源vdd2产生的静电电流经由第二开关单元152及第三mos单元153泄放至第一电压源vdd1。
50.在一个实施例中，如图5所示，静电放电保护电路150还包括第一耗能元件1511及第二耗能元件1521。第一耗能元件1511被配置为：第一端与第二电压源vdd2连接，第二端与第一开关单元151的控制端连接，用于在所述第一开关单元151处于导通状态时，保护所述第一开关单元151；第二耗能元件1521，被配置为：第一端与第一电压源vdd1连接，第二端与第二开关单元152的控制端连接，用于在所述第二开关单元152处于导通状态时，保护所述第二开关单元152。
51.具体的，第一耗能元件1511作为第一开关单元151的控制端保护组件，可以减小静电电流发生在第一电压源vdd1时第一开关单元151内栅氧化层受到静电电压的影响；第二耗能元件1521作为第二开关单元152的控制端保护组件，可以减小静电电流发生在第二电压源vdd2时第二开关单元152内栅氧化层受到静电电压的影响。
52.在一个实施例中，请继续参考图5，静电放电保护电路150还包括第三耗能元件1531。第三耗能元件1531被配置为：第一端与第三mos单元153的控制端连接，第二端与第三mos单元153的第二端连接，用于保护第三mos单元153。
53.具体的，第三耗能元件1531作为第三mos单元153的控制端保护组件，可以减小静电电流发生在第一电压源vdd1或第二电压源vdd2时，第三mos单元153内栅氧化层受到静电电压的影响；并且，第三耗能元件1531可以和第三mos单元153构成的gppmos结构的寄生电容，耦合预设电压至控制端，增加三开关单元153的沟道导通电流，从而提高gppmos结构的导通均匀性。
54.作为示例，第一耗能元件1511、第二耗能元件1521及第三耗能元件1531均包括电阻。
55.在一个实施例中，请继续参考图5，第一开关单元151包括第一pmos管，第一pmos管的源极或漏极与第一电压源vdd1连接，第一pmos管的体极及第一pmos管的漏极或源极与电压节点sub均连接，第一pmos管的栅极与第二电压源vdd2连接。
56.在一个实施例中，请继续参考图5，第二开关单元152包括第二pmos管，第二pmos管的源极或漏极与第二电压源vdd2连接，第二pmos管的源极或漏极及第二pmos管的体极均与电压节点第二电压源连接，第二pmos管的栅极与第一电压源vdd1连接。
57.需要说明的是，第一pmos管的源漏极的连接方式和第二pmos管的源漏极的连接方式，根据第一电压源vdd1和第二电压源vdd2的电压高低实时变化。
58.在一个实施例中，请继续参考图5，第三mos单元153包括第三pmos管，第三pmos管的栅极及第三pmos管的体极均与电压节点sub连接；第三pmos管的栅极与体极处于浮动状态，会根据第一电压源vdd1与第二电压源vdd2的电位差变化，自适应浮动。
59.具体的，当第一电压源vdd1的输出电压大于第二电压源vdd2的输出电压时，第三pmos管的源极与第一电压源vdd1连接，第三pmos管的漏极与第二电压源vdd2连接，第三pmos管的源极、栅极、体极以及第一电压源vdd1短接；当第一电压源vdd1的输出电压小于第二电压源vdd2的输出电压时，第三pmos管的漏极与第一电压源vdd1连接，第三pmos管的源极与第二电压源vdd2连接，第三pmos管的源极、栅极、体极以及第二电压源vdd2短接。
60.在本技术的一个实施例中，如图6所示，还提出一种集成电路100，集成电路100包括：第一内部电路110、第二内部电路120、第一箝位电路130、第二箝位电路140、静电放电保护电路150以及平行静电放电保护电路160。第一内部电路110的第一端与第一电压源vdd1连接，第一内部电路110的第二端与第一接地端连接；第二内部电路120的第一端与第二电压源vdd2连接，第二内部电路120的第二端与第二接地端vss2连接；第一箝位电路130串联在第一电压源vdd1与第一接地端vss1之间；第二箝位电路140串联在第二电压源vdd2与第二接地端vss2之间；平行静电放电保护电路160串联在第一接地端vss1与第二接地端vss2之间，用于泄放静电电流，以保护所述第一内部电路110及所述第二内部电路120。
61.在一个实施例中，平行静电放电保护电路160包括第一二极管d1及第二二极管d2。第一二极管d1的阳极与第一接地端vss1连接，第一二极管的阴极与第二接地端连接vss2；第二二极管d2的阳极与第二接地端vss2连接，第二二极管的阴极与第一接地端vss1连接。
62.在一个实施例中，集成电路100还包括逻辑电路125。逻辑电路125的第一端与第一内部电路110的第三端连接，逻辑电路125的第二端与第二内部电路120的第三端连接。逻辑电路125用于完成第一内部电路110与第二内部电路120之间的信号传输及处理。
63.作为示例，逻辑电路125、第一箝位电路130及第二箝位电路140的功能为本领域技术人员所熟知，此处不再赘述。
64.在一个实施例中，为了详细解释集成电路100内静电电流的泄放路径，分为两种情况，第一：第一电压源vdd1与第二接地端vss2之间产生静电放电；第二：第二电压源vdd2与第一接地端vss1之间产生静电放电。泄放路径如下解释：
65.请继续参考图6，当第一电压源vdd1与第二接地端vss2之间产生静电放电时，第一电压源vdd1静电产生的大泄放电流将通过p1和p2两条路径泄放至第二接地端vss2；
66.第一条静电电流泄放路径p1，依次为：第一电压源vdd1、第一开关单元151、第三mos单元153、第二箝位电位140、第二接地端vss2；
67.第二条静电电流泄放路径p2，依次为：第一电压源vdd1、第一箝位电路130、第一二极管d1、第二接地端vss2。
68.当第一电压源vdd1与第二接地端vss2之间产生静电放电时，第一电压源vdd1静电
产生的大泄放电流将通过p1和p2两条路径泄放至第二接地端vss2；
69.如图7所示，当第二电压源vdd2与第一接地端vss1之间产生静电放电时，第二电压源vdd2静电产生的大泄放电流将通过m1和m2两条路径泄放至第一接地端vss1；
70.第一条静电电流泄放路径m1，依次为：第二电压源vdd2、第二开关单元152、第三mos单元153、第一箝位电位130、第一接地端vss1；
71.第二条静电电流泄放路径m2，依次为：第二电压源vdd2、第二箝位电路140、第二二极管d2、第一接地端vss1。
72.请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。
73.本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
74.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
75.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。