放大电路的制作方法

1.本公开涉及但不限定于一种放大电路。


背景技术：

2.触发器是集成电路的重要器件，通常触发器包括传输门触发器(transmission gate flip-flop，简称：tgff)、脉冲触发器(pulse triggered flip flop，简称：ptff)、半动态触发器(semi-dynamic flip-flop，简称：sdff)以及基于灵敏放大器的触发器(sense amplifier flip-flop，简称：saff)。
3.基于灵敏放大器的触发器在预充电阶段，需要对触发器内部的节点进行充电，这些节点数量较多，并且在saff工作时，还存在一直处于导通状态的mos管，因此，saff在使用时存在充电功耗大、放电速率慢的问题。


技术实现要素：

4.本公开一实施例提供一种放大电路，包括：
5.隔离模块，基于隔离信号隔离第一电源端和第二电源端；
6.采样模块，读取输入数据；
7.充电模块，基于充电信号将第一输出端和第二输出端耦合至第一电源端，对第一输出端和第二输出端充电至初始电压；
8.感测模块，基于放大信号、具有初始电压的第一输出端、具有初始电压的第二输出端和第二电源端对输入数据进行放大处理。
9.在一些实施例中，输入数据包括：
10.第一输入数据和第二输入数据，且第一输入数据和第二输入数据为相反信号。
11.在一些实施例中，隔离模块包括：
12.第一隔离单元，第一端与第一输出端耦合，第二端与第二电源端耦合，用于基于隔离信号，隔离第一输出端与第二电源端；
13.第二隔离单元，第一端与第二输出端耦合，第二端与第二电源端耦合，用于基于隔离信号，隔离第二输出端与第二电源端。
14.在一些实施例中，隔离模块包括：
15.第一隔离单元包括第一n型晶体管，第一端与第一输出端耦合，第二端与第二电源端耦合，并且具有与隔离信号耦合的控制端；
16.第二隔离单元包括第二n型晶体管，第一端与第二输出端耦合，第二端与第二电源端耦合，并且具有与隔离信号耦合的控制端。
17.在一些实施例中，感测模块包括：第一p型晶体管，第一端与第一电源端耦合，第二端与第一输出端耦合，并且具有与第二输出端耦合的控制端；
18.第二p型晶体管，第一端与第一电源端耦合，第二端与第二输出端耦合，并且具有与第一输出端耦合的控制端；
19.第三n型晶体管，第一端与第一隔离单元的第二端耦合，第二端与第二电源端耦合，并且具有与第二输出端耦合的控制端；
20.第四n型晶体管，第一端与第二隔离单元的第二端耦合，第二端与第二电源端耦合，并且具有与第一输出端耦合的控制端。
21.在一些实施例中，采样模块包括：
22.第一采样单元包括第五n型晶体管，用于基于放大信号读取第一输入数据；
23.第二采样单元包括第六n型晶体管，用于基于放大信号读取第二输入数据。
24.在一些实施例中，第五n型晶体管包括：
25.第一端与第一隔离单元的第二端耦合，第二端与第三n型晶体管的第一端耦合，并且具有与第一输入数据耦合的控制端；或
26.第一端与第三n型晶体管的第二端耦合，第二端与第二电源端耦合，并且具有与第一输入数据耦合的控制端。
27.在一些实施例中，第六n型晶体管包括：
28.第一端与第二隔离单元的第二端耦合，第二端与第四n型晶体管的第一端耦合，并且具有与第二输入数据耦合的控制端；或
29.第一端与第四n型晶体管的第二端耦合，第二端与第二电源端耦合，并且具有与第二输入数据耦合的控制端。
30.在一些实施例中，还包括：
31.降噪模块，用于响应输入数据，避免在放大信号维持在有效状态的时间内，输入数据发生变化导致第一输出端和第二输出端输出错误信号；其中，降噪模块包括：
32.第一降噪单元，第一端与第一采样单元的第一端耦合，第二端与第一采样单元的第二端耦合，用于响应第二输入数据；
33.第二降噪单元，第一端与第二采样单元的第一端耦合，第二端与第二采样单元的第二端耦合，用于响应第一输入数据。
34.在一些实施例中，降噪模块包括：
35.第一降噪单元包括第七n型晶体管，第一端与第五n型晶体管的第一端耦合，第二端与第五n型晶体管的第二端耦合，并且具有与第二输入数据耦合的控制端；
36.第二降噪单元包括第八n型晶体管，第一端与第六n型晶体管的第一端耦合，第二端与第六n型晶体管的第二端耦合，并且具有与第一输入数据耦合的控制端。
37.在一些实施例中，包括：
38.第七n型晶体管的导通能力弱于第五n型晶体管；
39.第八n型晶体管的导通能力弱于第六n型晶体管。
40.在一些实施例中，充电模块包括：
41.第一充电单元，第一端与第一电源端耦合，第二端与第一输出端耦合，用于基于充电信号，将第一输出端与第一电源端耦合；
42.第二充电单元，第一端与第一电源端耦合，第二端与第二输出端耦合，用于基于充电信号，将第二输出端与第一电源端耦合。
43.在一些实施例中，充电模块包括：
44.第一充电单元包括第三p型晶体管，第一端与第一电源端耦合，第二端与第一输出
端耦合，并且具有与充电信号耦合的控制端；
45.第二充电单元包括第四p型晶体管，第一端与第一电源端耦合，第二端与第二输出端耦合，并且具有与充电信号耦合的控制端。
46.在一些实施例中，包括：
47.隔离信号和充电信号为相同信号；
48.隔离信号为有效状态时，放大信号为无效状态；隔离信号为无效状态时，放大信号为有效状态；
49.第一输出端输出放大后的第二输入数据；
50.第二输出端输出放大后的第一输入数据。
51.在一些实施例中，放大电路还包括：
52.锁存模块，第一端与第一输出端耦合，第二端与第二输出端耦合，用于输出放大后的输入数据。
53.本公开实施例提供的放大电路，包括隔离模块、充电模块、采样模块以及感测模块，隔离模块用于基于隔离信号使第一电源端和第二电源端之间相互隔离。在接收到充电信号后，充电模块分别将第一输出端和第二输出端间接耦合至第一电源端，由第一电源端对第一输出端和第二输出端进行充电，而隔离模块在充电阶段分别将第一输出端和第二输出端与第二电源端隔离开，以使第二电源端不会影响第一输出端和第二输出端的电压，且无需对采样模块充电，可以降低功率损耗。感测模块用于基于放大信号、具有初始电压的第一输出端、具有初始电压的第二输出端和第二电源端对输入数据进行放大处理，由于减少了充电节点，在接收到放大信号后，基于输入数据向下拉动第一输出端的电压或者第二输出端的电压，拉动速率更快，从而降低功率延迟积。
附图说明
54.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
55.图1为一种基于灵敏放大器的触发器的电路示意图；
56.图2为本公开一实施例提供的放大电路的电路示意图；
57.图3为本公开另一实施例提供的放大电路的电路示意图；
58.图4为本公开一实施例提供的未设置降噪模块时的时序图；
59.图5为本公开一实施例提供的设置降噪模块时的时序图。
60.附图标记：
61.d、第一输入数据；db、第二输入数据；s2、隔离信号；
62.s1、充电信号；s3、放大信号；vcc、第一电源端；
63.vss、第二电源端；sb、第一输出端；rb、第二输出端；
64.101、第一采样电路；102、第二采样电路；103、感测电路；
65.104、第一充电电路；105、第二充电电路；106、阻抗电路；
66.107、隔离电路；108、锁存电路；
67.110、第一采样单元；120、第二采样单元；20、降噪模块；
68.210、第一降噪单元；220、第二降噪单元；30、隔离模块；
69.310、第一隔离单元；320、第二隔离单元；40、充电模块；
70.410、第一充电单元；420、第二充电单元；50、锁存模块。
71.通过上述附图，已示出本公开明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域技术人员说明本公开的概念。
具体实施方式
72.这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。
73.如图1所示，一种基于灵敏放大器的触发器包括n型晶体管n13和n型晶体管n14，n型晶体管n13用于读取第一输入数据d，n型晶体管n14用于读取第二输入数据db。放大电路还包括p型晶体管p11、p型晶体管p12、n型晶体管n11以及n型晶体管n12，其构成感测单元。感测单元用于放大第一输入数据d和第二输入数据db，并在第一输出端sb输出经放大处理后的第二输入数据db，第二输出端rb输出经放大处理后的第一输入数据d。
74.放大电路还包括p型晶体管p13和p型晶体管p14，p型晶体管p13和p14用于在控制信号clk为低电平时对第一输出端sb和第二输出端rb充电，放大电路还包括n型晶体管n16，n型晶体管n16用于在对第一输出端sb和第二输出端rb充电时使第一输出端sb和第二输出端rb均与第二电源端vss隔离。
75.放大电路还包括晶体管n15，晶体管n15持续导通，用于在输入数据出现异常跳变时，使第一输出端sb和第二输出端rb仍然可以输出正确的信号。
76.例如：第一输入数据d从“1”跳变到“0”，则第二输入数据db从“0”跳变成“1”，而此时时钟信号仍为高电平。n型晶体管n13从导通切换到截止，第一输出端sb无法经过n型晶体管n11、n型晶体管n13和n型晶体管n16进行放电，但第一输出端sb还可以经过n型晶体管n11、持续导通的n型晶体管n15、n型晶体管n14以及n型晶体管n16继续放电，在第一输出端sb和第二输出端rb形成足够的电压差，从而使第一输出端sb和第二输出端rb仍然可以输出正确的信号。
77.然而，在上述技术方案中，在时钟信号为低电平，进行充电操作时，需要对第一输出端sb、第二输出端rb、n型晶体管n13的第一端a、n型晶体管n14的第一端b以及n型晶体管n16的第一端c进行充电，充电节点比较多，功率损耗大。另外，n型晶体管n13的栅极一直接收高电平信号，使n13一直处于导通状态，也会导致功率损耗大。
78.进而，在时钟信号为高电平时，需要对多个节点进行放电，这会造成放电速率慢，数据建立延迟较大，从而使得放大电路的功率延迟积比较大。
79.另外，在n型晶体管n13导通时，n型晶体管n14截止，第一输出端sb通过n型晶体管n11、n型晶体管n13和n型晶体管n16放电，第二输出端rb也可以通过n型晶体管n12、n型晶体管n15、n型晶体管n13和n型晶体管n16放电，这样会使得第一输出端sb和第二输出端rb的压差减少，不利于在第一输出端sb和第二输出端准确地输出放大后的输入数据，使得放大电路的鲁棒性能变差。
80.如图2所示，本公开一实施例提供一种放大电路，放大电路包括采样模块、隔离模块30、充电模块40以及感测模块。
81.其中，隔离模块30用于基于隔离信号s2隔离第一电源端vcc和第二电源端vss，充电模块40用于基于充电信号s1将第一输出端sb和第二输出端rb间接耦合至第一电源端vcc，对第一输出端sb和第二输出端rb充电至初始电压。在对第一输出端sb和第二输出端rb进行充电后，采样模块读取输入数据，感测模块基于放大信号s3、具有初始电压的第一输出端sb、具有初始电压的第二输出端rb和第二电源端vss对输入数据进行放大处理。也就是在接收到放大信号s3后，基于输入数据拉低第一输出端sb的电压或者第二输出端rb的电压，在第一输出端sb输出放大后的第二输入数据db，第二输出端rb输出放大后的第一输入数据d。
82.设置隔离模块30，并基于隔离信号s2使第一电源端vcc和第二电源端vss之间相互隔离，在接收到充电信号s1后，可以使充电模块40将第一输出端sb和第二输出端rb间接耦合至第一电源端vcc，由第一电源端vcc对第一输出端sb和第二输出端rb进行充电，而第二电源端vss不会影响第一输出端sb和第二输出端rb的电压。并且，由于只需要对第一输出端sb和第二输出端rb充电，无需对采样模块充电，可以减少充电节点数量，进而降低功率损耗。在充电完成后，由于采样模块没有进行充电，在基于采样模块读取的输入数据向下拉动第一输出端sb的电压或者第二输出端rb的电压时，放电节点数量更少，拉动速率更快，缩短数据建立的延迟时间，从而减少功率延时积。
83.继续参考图2，在一些实施例中，充电模块40包括第一充电单元410和第二充电单元420。第一充电单元410设有第一端和第二端，第一充电单元410的第一端与第一电源端vcc直接耦合，第二端与第一输出端sb直接耦合，第一充电单元410用于基于充电信号s1将第一输出端sb与第一电源端vcc间接耦合，使第一电源端vcc对第一输出端sb进行充电。
84.第二充电单元420设有第一端和第二端，第二充电单元420的第一端与第一电源端vcc直接耦合，第二端与第二输出端rb直接耦合，第二充电单元420用于基于充电信号s1将第二输出端rb与第一电源端vcc间接耦合，使第一电源端vcc对第二输出端rb进行充电。
85.在一些实施例中，隔离模块30包括第一隔离单元310和第二隔离单元320。第一隔离单元310设有第一端和第二端。第一隔离单元310的第一端与第一输出端sb直接耦合，第二端与第二电源端vss间接耦合，第一隔离单元310用于基于隔离信号s2隔离第一输出端sb与第二电源端vss。第二隔离单元320的第一端与第二输出端rb直接耦合，第二端与第二电源端vss间接耦合，第二隔离单元320的用于基于隔离信号s2隔离第二输出端rb与第二电源端vss。通过如此设置，可以使第一隔离单元310基于隔离信号s2隔离第一采样单元110的第一端和第一电源端vcc，第二隔离单元320基于隔离信号s2隔离第二采样单元120的第一端和第一电源端vcc。第一电源端vcc对第一输出端sb和第二输出端rb充电时，第二电源端vss不会拉动第一输出端sb和第二输出端rb的电压。
86.在一些实施例中，采样模块包括第一采样单元110和第二采样单元120。第一采样单元110的第一端与第一隔离单元310的第二端直接耦合或者间接耦合。在一些实施例中，第二采样单元120的第一端与第二隔离单元320的第二端直接耦合或者间接耦合。
87.例如：继续参考图2，第一采样单元110的第一端与第一隔离单元310的第二端直接耦合，且第二采样单元120的第一端与第二隔离单元320的第二端直接耦合。又例如，参考图
3，第一采样单元110的第一端与第一隔离单元310的第二端间接耦合，且第二采样单元120的第一端与第二隔离单元320的第二端间接耦合。通过如此设置，第一电源端vcc也不会向第一采样单元110的第一端和第二端充电，以及第二采样单元120的第一端和第二端充电，降低充电节点的数量，从而可以降低功率损耗，提升充、放电速率。
88.继续参考图2，在一些实施例中，第一隔离单元310包括第一n型晶体管n1，第二隔离单元320包括第二n型晶体管n2。
89.第一n型晶体管n1的第一端与第一输出端sb直接耦合，第一n型晶体管n1第二端与第二电源端vss间接耦合，第一n型晶体管n1的控制端用于接收隔离信号s2。第二n型晶体管n2的第一端与第二输出端rb直接耦合，第二n型晶体管n2的第二端与第二电源端vss间接耦合，第二n型晶体管n2的控制端用于接收隔离信号s2。
90.在一些实施例中，感测模块包括第一p型晶体管p1、第二p型晶体管p2、第三n型晶体管n3以及第四n型晶体管n4。第一采样单元110包括第五n型晶体管n5，第二采样单元120包括第六n型晶体管n6。
91.第一p型晶体管p1的第一端与第一电源端vcc直接耦合，第一p型晶体管p1的第二端与第一输出端sb直接耦合，第一p型晶体管p1的控制端与第二输出端rb直接耦合。第二p型晶体管p2的第一端与第一电源端vcc直接耦合，第二p型晶体管p2的第二端与第二输出端rb直接耦合，第二p型晶体管p2的控制端与第一输出端sb直接耦合。
92.第五n型晶体管n5的第一端与第一n型晶体管n1的第二端直接耦合，第五n型晶体管n5的第二端与第三n型晶体管n3的第一端直接耦合，第三n型晶体管n3的第二端与第二电源端vss直接耦合，第三n型晶体管n3的控制端与第二输出端rb直接耦合。
93.第六n型晶体管n6的第一端与第二n型晶体管n2的第二端直接耦合，第六n型晶体管n6的第二端与第四n型晶体管n4的第一端直接耦合，第四n型晶体管n4的第二端与第二电源端vss直接耦合，第四n型晶体管n4的控制端与第一输出端sb直接耦合。
94.继续参考图2，第一电源端vcc到第二电源端vss之间的电流路径依次包括第一p型晶体管p1、第一n型晶体管n1、第五n型晶体管n5以及第三n型晶体管n3；或者，第一电源端vcc到第二电源端vss之间的电流路径依次包括第二p型晶体管p2、第二n型晶体管n2、第六n型晶体管n6以及第四n型晶体管n4。
95.在一些实施例中，参考图3所示，第三n型晶体管n3的第一端与第一n型晶体管n1的第二端连接，第三n型晶体管n3的第二端与第五n型晶体管n5的第一端连接，第五n型晶体管n5的第二端连接第二电源端vss。第四n型晶体管n4的第一端与第二n型晶体管n2的第二端连接，第四n型晶体管n4的第二端与第六n型晶体管n6的第一端连接，第六n型晶体管n6的第二端连接第二电源端vss。
96.也就是第一电源端vcc到第二电源端vss之间的电流路径依次包括第一p型晶体管p1、第一n型晶体管n1、第三n型晶体管n3以及第五n型晶体管n5；或者第一电源端vcc到第二电源端vss之间的电流路径依次包括第二p型晶体管p2、第二n型晶体管n2、第四n型晶体管n4以及第六n型晶体管n6。
97.在一些实施例中，第五n型晶体管n5的第一端与第一n型晶体管n1的第二端连接，第五n型晶体管n5的第二端与第三n型晶体管n3的第一端连接，第三n型晶体管n3的第一端连接第二电源端vss，第四n型晶体管n4的第一端与第二n型晶体管n2的第二端连接，第四n
型晶体管n4的第二端和第六n型晶体管n6的第一端连接，第六n型晶体管n6的第二端连接第二电源端vss。
98.在一些实施例中，第三n型晶体管n3的第一端与第一n型晶体管n1的第二端连接，第三n型晶体管n3的第二端与第五n型晶体管n5的第一端连接，第五n型晶体管n5的第二端连接第二电源端。第六n型晶体管n6的第一端与第二n型晶体管n2的第二端连接，第六n型晶体管n6的第二端和第四n型晶体管n4的第一端连接，第四n型晶体管n4的第二端连接第二电源端vss。
99.其中，隔离信号s2和充电信号s1为相同信号。例如：当隔离信号s2为低电平有效时，充电信号s1为低电平有效。第一n型晶体管n1的控制端和第二n型晶体管n2的控制端均接收到隔离信号s2，且隔离信号s2为低电平时，第一n型晶体管n1和第二n型晶体管n2均截止。使得第一电源端vcc和第二电源端vss之间的电流路径均断开，实现第一电源端vcc与第二电源端vss之间的隔离、第五n型晶体管n5的第一端与第一电源端vcc的隔离、以及第六n型晶体管n6的第一端与第一电源端vcc的隔离。
100.在一些实施例中，第一充电单元410包括第三p型晶体管p3，第二充电单元420包括第四p型晶体管p4。第三p型晶体管p3的第一端与第一电源端vcc直接耦合，第三p型晶体管p3的第二端与第一输出端sb直接耦合，第三p型晶体管p3的控制端接收充电信号s1。第四p型晶体管p4的第一端与第一电源端vcc直接耦合，第四p型晶体管p4的第二端与第二输出端rb直接耦合，第四p型晶体管p4的控制端接收充电信号s1。
101.在第一n型晶体管n1的控制端和第二n型晶体管n2的控制端均接收到隔离信号s2，且隔离信号s2为低电平有效，第三p型晶体管p3的控制端和第四p型晶体管p4的控制端也均接收到充电信号s1，且充电信号s1为低电平有效，第三p型晶体管p3和第四p型晶体管p4均导通，使第一输出端sb与第一电源端vcc之间间接耦合，第二输出端rb与第一电源端vcc之间间接耦合，由第一电源端vcc对第一输出端sb和第二输出端rb进行充电。又通过隔离模块使第一输出端sb与第二电源端vss之间隔离，第二输出端rb与第二电源端vss之间隔离，避免第二电源端vss拉动第一输出端sb和第二输出端rb的电压。并且通过隔离模块使第五n型晶体管n5的第一端与第一电源端vcc的隔离，第六n型晶体管n6的第一端与第一电源端vcc的隔离，使预充电阶段充电节点数量变少，可以降低功率损耗，还可以提高充电速率。需要说明的是，隔离信号s2和充电信号s1可以为同一信号。
102.隔离信号s2处于有效状态时，放大信号为无效状态；隔离信号为无效状态时，放大信号为有效状态，例如：当隔离信号s2为低电平有效时，放大信号s3为高电平有效。在隔离信号s2和充电信号s1同时低电平有效作用下，对第一输出端sb和第二输出端rb进行充电，预充电阶段完成后，使放大信号s3处于高电平状态对输入数据进行放大处理，充电信号s1和隔离信号s2此时处于高电平无效状态，以使第一电源端vcc不再对第一输出端sb和第二输出端rb充电。需要说明的是，放大信号s3、隔离信号s2和充电信号s1可以为同一信号。
103.输入数据包括第一输入数据d和第二输入数据db，且第一输入数据d和第二输入数据db为相反信号。也就是当第一输入数据d为“0”时，第二输入数据db为“1”。当第一输入数据d为“1”时，第二输入数据db为“0”。
104.第一n型晶体管n1的控制端和第二n型晶体管n2的控制端接收到放大信号s3时，第一n型晶体管n1和第二n型晶体管n2均导通。第五n型晶体管n5读取第一输入数据d，第六n型
晶体管n6读取第二输入数据db。
105.当第一输入数据d为“1”，第二输入数据db为“0”时，第五n型晶体管n5导通，第六n型晶体管n6截止。第一输出端sb经过第一n型晶体管n1、第五n型晶体管n5以及第三n型晶体管n3放电，第二输出端rb的电压维持不变，使得第一输出端sb的电压拉低至vss。再经过感测模块放大第一输出端sb和第二输出端rb之间的电压差，使第一输出端sb输出第二输入数据“0”和第二输出端rb输出第一输入数据“1”。
106.由于第五n型晶体管n5的第一端和第六n型晶体管n6的第二端没有相互连接，在第一输出端sb经过第一n型晶体管n1、第五n型晶体管n5、第三n型晶体管n3放电时，第二输出端rb没有形成放电路径，第二输出端rb的电压维持不变，不受第一输出端sb放电影响，第一输出端sb和第二输出端rb之间的压差维持不变，提高放大电路的鲁棒性。
107.此外，第一五n型晶体管n5的第一端和第二端，以及第六n型晶体管n6的第一端和第二端均保持低电平，仅需对第一输出端sb或者第二输出端rb进行放电，减少了内部的放电时间。因此，在第一输出端sb和第二输出端rb输出信号的时间更短，数据延迟时间更短。由于功率损耗更小，且延迟时间更短，从而使得功率延时积更小。
108.继续参考图2，在一些实施例中，放大电路还包括降噪模块20，降噪模块20用于响应输入数据，避免在放大信号s3维持在有效状态的时间内，输入数据发生变化导致第一输出端sb和第二输出端rb输出错误信号。
109.在一些实施例中，降噪模块20包括第一降噪单元210和第二降噪单元220。第一降噪单元的第一端与第一采样单元110的第一端直接耦合，第一降噪单元的第二端与第一采样单元110的第二端直接耦合，第一降噪单元210的用于响应第二输入数据db。第二降噪单元的第一端与第二采样单元120的第一端直接耦合，第二降噪单元的第二端与第二采样单元120的第二端直接耦合，第二降噪单元220的用于响应第一输入数据d。
110.当第一输出端sb经过第一采样单元110放电，第二输出端rb维持不变时，若第一输入数据d和第二输入数据db发生跳变，第一输出端sb无法继续经过第一采样单元110放电，而可以通过第一降噪单元210继续放电，以增大第一输出端sb和第二输出端rb之间的电压差。又第一降噪单元210的驱动能力弱于第一采样单元110的驱动能力，第二降噪单元220的驱动能力弱于第二采样单元120的驱动能力，在输入数据没有噪声时，不会对第一采样单元110的第一端和第二采样单元120的第一端的电压造成影响。
111.通过如此设置，在数据存在噪声发生跳变时，第一降噪单元210和第二降噪单元220可以消除噪声对第一输出端sb和第二输出端rb所输出结果的影响，但又不影响第一采样单元110和第二采样单元120的正常工作，提高放大电路的鲁棒性。
112.继续参考图2，在一些实施例中，第一降噪单元210包括第七n型晶体管n7，第二降噪单元220包括第八n型晶体管n8。第七n型晶体管n7的第一端与第五n型晶体管n5的第一端直接耦合，第七n型晶体管n7的第二端与第五n型晶体管n5的第二端直接耦合，第七n型晶体管n7的控制端接收第二输入数据db。第八n型晶体管n8的第一端与第六n型晶体管n6的第一端直接耦合，第八n型晶体管n8的第二端与第六n型晶体管n6的第二端直接耦合，第八n型晶体管n8的控制端接收第二输入数据db。
113.如图4所示，在没有设置第七n型晶体管n7和第八n型晶体管n8时，从t0时刻到t1时刻，充电信号s1和隔离信号s2保持有效，第一电源端vcc对第一输出端sb和第二输出端rb充
电至初始电压。
114.从t1时刻至t3时刻，放大信号保持有效，第一n型晶体管n1和第二n型晶体管n2导通。其中，从t1时刻到t2时刻，第一输入数据d为“1”，第二输入数据db为“0”，第一输出端sb经过第一n型晶体管n1、第五n型晶体管n5、以及第三n型晶体管n3放电，第二输出端rb不放电，使得第一输出端sb的电压小于第二输出端rb的电压，经过感测模块放大，第一输出端sb被下拉到低电平，第二输出端rb保持高电平。
115.从t2时刻到t3时刻，第一输入数据d从“1”跳变成“0”，第二输入数据db从“0”跳变成“1”，第二输出端rb经过第二n型晶体管n2、第六n型晶体管n6以及第四n型晶体管n4放电，第二输出端rb的电压逐渐降低，当第二输出端rb的电压小于第一输出端sb的电压时，经过感测模块放大，第二输出端rb被下拉到低电平，第一输出端sb保持高电平，再经过锁存模块锁存后，在其输出端q2输出数据“0”，与跳变前的数据不同，放大电路输出错误的数据。
116.如图5所示，在设置有第七n型晶体管n7和第八n型晶体管n8时，从t2时刻到t3时刻，第一输入数据d从“1”跳变成“0”，第二输入数据db从“0”跳变成“1”，第一输出端sb仍可以经过第一n型晶体管n1、第七n型晶体管n7、以及第三n型晶体管n3放电，以维持第一输出端sb的电压小于第二输出端rb的电压，经过感测模块放大，第一输出端sb被下拉到低电平，第二输出端rb保持高电平。再经过锁存模块锁存后，在其输出端q2输出数据“1”，与跳变前的数据相同，放大电路输出正确的数据。
117.通过设置第七n型晶体管n7和第八n型晶体管n8，可以避免在放大信号s3维持在有效状态的时间内，输入数据发生变化导致第一输出端sb和第二输出端rb输出错误信号。其中，第七n型晶体管n7的导通能力弱于第五n型晶体管n5，第八n型晶体管n8的导通能力弱于第六n型晶体管n6，第七n型晶体管n7和第八n型晶体管n8不会影响第五n型晶体管n5和第六n型晶体管n6正常工作。且第七n型晶体管n7和第八n型晶体管n8在输入数据的控制下导通或者截止，不会持续导通，可以提高放大电路的鲁棒性。
118.继续参考图2，在一些实施例中，放大电路还包括锁存模块50，锁存模块50的第一端与第一输出端sb耦合，锁存模块50的第二端与第二输出端rb耦合，锁存模块50的用于输出放大后的输入数据。
119.在一些实施例中，锁存模块50包括第一与非门g1和第二与非门g2，第一与非门g1的第一端与第一输出端sb连接，第一与非门g1的第二端与第二与非门g2的第三端连接，第二与非门g2的第一端与第一与非门g1的第三端连接，第二与非门g2的第二端连接第二输出端rb，第一与非门g1的第三端q2和第二与非门g2的第三端qb2用于输出放大后的输入数据。
120.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由下面的权利要求书指出。
121.应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求书来限制。