基于FPGA的IRIG-B码编码译码系统及其编码译码方法与流程

技术特征：
1.一种基于FPGA的IRIG-B码编码译码系统，其特征在于，它包括GPS/北斗双系统模块(1)、FPGA(2)、单片机(3)、DAC芯片(4)、比较器芯片(5)、上位机(6)和PCI转接卡(7)，FPGA(2)内嵌存储控制模块(2-1)、AC码编码控制逻辑模块(2-2)、DC码编码控制逻辑模块(2-3)、DC译码控制逻辑模块(2-4)和AC码译码控制逻辑模块(2-5)，所述GPS/北斗双系统模块(1)用于输出时间信息并同时发送给单片机(3)和存储控制模块(2-1)，存储控制模块(2-1)用于将接收到的时间信息作为原始的时间源，还用于将该原始的时间源通过PCI转接卡(7)输入到上位机(6)，单片机(3)用于将接收到的时间信息进行译码并输出给DC码编码控制逻辑模块(2-3)和AC码编码控制逻辑模块(2-2)，DC码编码控制逻辑模块(2-3)用于将单片机(3)发送来的时间信息进行DC码的编码，AC码编码控制逻辑模块(2-2)根据接收到的DC码对FPGA中产生的1KHz的正弦波进行幅度调制，完成对AC码的编码，DAC芯片(4)用于接收AC码编码控制逻辑模块(2-2)输出的AC码，并进行D/A转换，比较器芯片(5)用于采集输入AC码的零点，AC码译码控制逻辑模块(2-5)用于控制数据采集芯片采集AC码的幅值，并将其转换为DC码，DC译码控制逻辑模块(2-4)主要用于对输入DC码的译码，转换为时间信息；DC译码控制逻辑模块(2-4)输出的DC码和GPS/北斗双系统模块的时间信息上传到上位机，即将自检的结果与原始的时间源作比较，从而实现对译码功能的自检。2.根据权利要求1所述的基于FPGA的IRIG-B码编码译码系统，其特征在于，所述DAC芯片(4)采用型号为DAC7714的12位串行输入的D/A转换器实现。3.根据权利要求1所述的基于FPGA的IRIG-B码编码译码系统，其特征在于，所述比较器芯片(5)为过零比较器芯片。4.根据权利要求2所述的基于FPGA的IRIG-B码编码译码系统的编码译码的方法，其特征在于，步骤一：GPS/北斗双系统模块(1)每秒钟产生一次时间信息和一个秒脉冲信号，步骤二：将步骤一所述的时间信息发送到单片机(3)，单片机(3)将接收到的时间信息进行译码，得到时间信息，步骤三：将步骤二所述时间信息同时输入到AC码编码控制逻辑模块(2-2)和DC码编码控制逻辑模块(2-3)，同时执行步骤四和步骤五，步骤四：DC码编码控制逻辑模块(2-3)对接收到的时间信息进行编码，完成对DC码的编码，执行步骤八，步骤五:AC码编码控制逻辑模块(2-2)根据接收到的DC码对FPGA中产生的1KHz的正弦波进行幅度调制，完成对AC码的编码，步骤六：将调制后的信号输入到DAC芯片，得到IRIG-B的AC码的模拟量信息，步骤七：将步骤六得到的模拟量信息经过比较器输入到AC码译码控制逻辑模块(2-5)，得到DC码数字序列，并输入到DC译码控制逻辑模块(2-4)，步骤八：DC译码控制逻辑模块(2-4)将接收到的DC码数字序列进行译码，得到时间信息，根据IRIG-B码的协议，P脉冲是一种位置标志位码元，每两个连续的“P”脉冲，之后表示一组新的时间信息的到来，判断出每一个码元所表达的具体含义，当检测到IRIG-B码的两个“P”脉冲之后，在下一个码元开始的上升沿把译出的信息赋值到相应的表示时间信息的寄存器变量中，然后输入到上位机，即完成对DC码的译码和AC码的译码。5.根据权利要求4所述的基于FPGA的IRIG-B码编码译码系统的编码译码方法，其特征在于，所述步骤五所述的AC码编码控制逻辑模块(2-2)中DC码对FPGA产生1KHz的正弦波进行幅度调制的具体方法为：AC码编码控制逻辑模块的输入为DC码DC_IN，在DC_IN的上升沿，标志值DC_IN高电平的输入，这时把ROM的地址ROM_ADD复位为0，控制FPGA(2)的ROM从地址0到地址ROM_ADD依次读出Nx，读出的Nx输入到DACC7714的控制逻辑中，控制DAC芯片(4)输出相应的幅值，每读一次Nx，ROM的地址ROM_ADD加1，然后延时20us，50次后ROM_ADD复位为0，输出高幅值正弦波，在DC_IN的下降沿，标志值DC_IN低电平的输入，把ROM的地址ROM_ADD复位为50，依次读取Nx50次，然后ROM_ADD复位为50，输出低幅值正弦波，将得到的正弦波进行查表，实现AC码编码，Nx为12位的二进制数。6.根据权利要求4所述的基于FPGA的IRIG-B码编码译码系统的编码译码方法，其特征在于，所述AC码编码控制逻辑模块(2-2)包括如下工作状态：AC码编码控制逻辑模块(2-2)处于空闲状态时输入DC码，当DC码处于下降沿时，AC码编码控制逻辑模块(2-2)由空闲状态转入低幅值正弦波输出状态，当DC码处于上升沿时，AC码编码控制逻辑模块(2-2)由空闲状态转入高幅值正弦波输出状态，当DC码处于上升沿时，AC码编码控制逻辑模块(2-2)由低幅值正弦波输出状态转入高幅值正弦波输出状态，当DC码处于下降沿时，AC码编码控制逻辑模块(2-2)由高幅值正弦波输出状态转入低幅值正弦波输出状态。7.根据权利要求4所述的基于FPGA的IRIG-B码编码译码系统的编码译码方法，其特征在于，所述AC码译码控制逻辑模块(2-5)的具体工作过程为：将AC码编码输入经过一个过零比较器，在过零比较输出的上升沿之后延时250us正好检测到AC码输入的峰值，这时控制数据采集芯片采集AC码的输入，设AC码高正弦波的最大峰值为X，低正弦波的最大峰值为Y，数据采集芯片采集的值为Z，当Y<Z<＝X时输出高电平，当Z<＝Y时输出低电平。8.根据权利要求4所述的基于FPGA的IRIG-B码编码译码系统的编码译码方法，其特征在于，所述DC译码控制逻辑模块(2-4)译码的具体工作状态为：当DC码高电平输入时，由空闲状态转入干扰判断状态，在干扰判断状态时，对输入的DC码进行判断，如果有毛刺以及抖动，则由干扰判断状态转入空闲状态，如果没有毛刺以及抖动，则由干扰判断状态转入高电平计数状态，检测到码元宽度M大于6.2ms时，由高电平计数状态转入P脉冲处理状态，检测到码元宽度M大于3.8ms且小于6.2ms时，由高电平计数状态转入数字1处理状态，检测到码元宽度M大于1.4ms且小于3.8ms时，由高电平计数状态转入数字0处理状态；所述DC译码控制逻辑模块(2-4)结果输出的具体工作状态为：当检测到两个连续的“P”脉冲信号时，由空闲状态转入状态标志状态，当DC码输入上升沿时，由状态标志状态转入数据输出状态，数据输出状态转入延时状态，接着由延时状态转回空闲状态。