非易失性T触发器电路的制作方法

本发明涉及集成电路领域，特别涉及一种非易失性T触发器电路。

背景技术：

T触发器具有信号保持和信号翻转的特征：当控制信号T＝0时，信号保持；当控制信号T＝1时，信号翻转。这种特性可以对脉冲信号进行计数，在数字系统设计和集成电路中应用广泛。

现有一种非易失性T触发器，其包括串联连接的T触发器单元和相变存储单元。其中，T触发器单元包括两个三输入与非门、两个二输入与非门、控制信号T的输入端、时钟信号的输入端、T触发器的输出端和反相输出端；相变存储单元包括两个相变电阻、两个控制晶体管、存储和恢复控制信号端、位线和反位线。该非易失性T触发器在存储和恢复控制信号端为低电平时，作为T触发器使用与正常的T触发器完全相同。T触发器单元中的二输入与非门、输出端以及一个相变存储单元构成了一个非易失性与非门锁存器，非易失性与非门锁存器能够实现T触发器的数据保持功能，同时在掉电时完成数据存储功能，在电源恢复时完成数据恢复功能。

在实现本发明的过程中，申请人发现现有技术存在以下问题：

现有的非易失性T触发器将相变电阻作为外部存储设备，利用相变材料在晶态和非晶态时具有的阻值差异来存储数据，而相变材料的状态保持及处理时间较长，对T触发器的性能有较大的影响。

技术实现要素：

为了解决现有技术中相变材料的状态保持及处理时间较长，对T触发器的性能有较大的影响的问题，本发明实施例提供了一种非易失性T触发器电路。所述技术方案如下：

本发明提供了一种非易失性T触发器电路，所述电路包括：反相锁存模块、 忆阻器选通模块、定值电阻以及电源输入端口；所述忆阻器选通模块中包含两个忆阻器；

所述反相锁存模块和所述忆阻器选通模块并联；

所述定值电阻的一端接地，另一端分别与所述反相锁存模块和所述忆阻器选通模块串联；

所述电源输入端口分别与所述反相锁存模块和所述忆阻器选通模块相连；

控制信号T通过所述反相锁存模块输入，输出信号Q通过所述忆阻器选通模块中与所述定值电阻相连接的一端输出。

在本发明的第一种可能实现方式中，所述电源输入端口包括第一MOS管；所述反相锁存模块包括第一反相锁存器、第二反相锁存器以及第二MOS管，所述忆阻器选通模块包括第一忆阻器、第二忆阻器、第三MOS管以及第四MOS管；

所述第一MOS管的源极、所述第三MOS管的漏极、所述第四MOS管的漏极以及所述第一反相锁存器的一端连接至第一节点；

所述第三MOS管的栅极、所述第四MOS管的栅极以及所述第二反相锁存器的一端连接至第二节点；

所述第三MOS管的源极与所述第一忆阻器的一端相连，所述第四MOS管的源极与所述第二忆阻器的一端相连；

所述第一反相锁存器的另一端，所述第一忆阻器的另一端、所述第二忆阻器的另一端以及所述定值电阻的一端连接至第三节点；

所述第一MOS管的漏极与电源相连；所述第二MOS管的漏极与所述第二反相锁存器的另一端相连；所述定值电阻的另一端接地；

所述第一MOS管的栅极与所述第二MOS管的栅极为时钟电平输入端；

所述控制信号T通过所述第二MOS管的源极输入，所述输出信号Q通过所述第三节点输出。

结合第一种可能实现方式，在第二种可能实现方式中，所述电路还包括：第五MOS管和第六MOS管；

所述第一反相锁存器的一端与所述第五MOS管的源极相连，另一端与所述第六MOS管的漏极相连；

所述第五MOS管的漏极、所述第一MOS管的源极、所述第三MOS管的 漏极以及所述第四MOS管的漏极连接至所述第一节点；

所述第六MOS管的源极、所述第一忆阻器的另一端、所述第二忆阻器的另一端以及所述定值电阻的一端连接至所述第三节点；

所述第五MOS管的栅极与所述第六MOS管的栅极为时钟电平输入端。

结合第二种可能实现方式，在第三种可能实现方式中，所述第一MOS管的栅极、所述第二MOS管的栅极、所述第五MOS管的栅极以及所述第六MOS管的栅极输入的时钟电平相同。

结合第一至三任意一种可能实现方式，在第四种可能实现方式中，

所述第一MOS管和所述第四MOS管为PMOS管；所述第二MOS管、第三MOS管、第五MOS管以及第六MOS管为NMOS管。

结合第一至三任意一种可能实现方式，在第五种可能实现方式中，所述定值电阻的阻值为R，且R_on<<R<<R_off；

R_on为所述第一忆阻器和所述第二忆阻器中任一忆阻器的最小阻值；

R_off为所述第一忆阻器和所述第二忆阻器中任一忆阻器的最大阻值。

结合第一至三任意一种可能实现方式，在第六种可能实现方式中，所述第一反相锁存器和所述第二反相锁存器分别包含第一端口、第二端口、第一反相器和第二反相器；

所述第一端口分别与所述第一反相器的输入端和所述第二反相器的输出端相连；所述第二端口分别与所述第一反相器的输出端和所述第二反相器的输入端相连。

结合本发明或者本发明的第一至六任意一种可能实现方式，在第七种可能实现方式中，所述控制信号T＝0，所述输出信号Q的初态为0，

当输入的时钟信号为高电平时，所述第一忆阻器选通，且所述第一忆阻器的阻值保持R_off不变；

当输入的时钟信号变为低电平时，所述输出信号Q为所述定值电阻两端的分压，且所述输出信号Q的次态为0。

结合本发明或者本发明的第一至六任意一种可能实现方式，在第八种可能实现方式中，所述控制信号T＝0，所述输出信号Q的初态为1，

当输入的时钟信号为高电平时，所述第一忆阻器选通，且所述第一忆阻器的阻值保持R_on不变；

当输入的时钟信号变为低电平时，所述输出信号Q为所述定值电阻两端的分压，且所述输出信号Q的次态为1。

结合本发明或者本发明的第一至六任意一种可能实现方式，在第九种可能实现方式中，所述控制信号T＝1，所述输出信号Q的初态为0，

当输入的时钟信号为高电平时，所述第二忆阻器选通，且所述第二忆阻器的阻值由R_off变为R_on；

当输入的时钟信号变为低电平时，所述输出信号Q为所述定值电阻两端的分压，且所述输出信号Q的次态变为1。

结合本发明或者本发明的第一至六任意一种可能实现方式，在第十种可能实现方式中，所述控制信号T＝1，所述输出信号Q的初态为1，

当输入的时钟信号为高电平时，所述第二忆阻器选通，且所述第二忆阻器阻值由R_on变为R_off；

当输入的时钟信号变为低电平时，所述输出信号Q为所述定值电阻两端的分压，且所述输出信号Q的次态变为0。

本发明实施例提供的技术方案的有益效果是：

通过使用反相锁存模块和忆阻器选通模块并联后，串联定值电阻和电源，利用控制信号T来控制输出信号Q的状态，从而达到非易失性T触发器的效果，由于忆阻器在外加电压超过阈值时，阻值变化的反应速度较快，可以极大的提高非易失性T触发器的反应速度，从而达到提高非易失性T触发器性能的效果。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是一种典型的忆阻器I-V磁滞回线；

图2是本发明一个实施例提供的非易失性T触发器电路的连接示意图；

图3是本发明另一个实施例提供的非易失性T触发器电路的连接示意图；

图4是本发明另一个实施例提供的反相锁存器的连接示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

请参考图1，其示出了一种典型的忆阻器I-V磁滞回线，其中，曲线的斜率代表阈值忆阻器的电导，V_th和-V_th表示忆阻器的正负阈值。从图1中可以看出，当施加在忆阻器两端的电压V>V_th时，忆阻值快速减小直至R_on(最小阻值)；当施加在忆阻器两端的电压V<-V_th时，忆阻值快速增加直至R_off(最大阻值)；当施加在忆阻器两端的电压-V_th<V<V_th时，忆阻器阻值保持不变。综上所述，当外加电压超过忆阻器阈值时，忆阻器的阻值会迅速发生变化；当外加电压不超过阈值时，忆阻阻值保持不变。

忆阻器具有非易失性，可以用作存储器，即使断电也不会丢失数据，因此在信号保持方面具有极大优势，同时，当外加电压超过忆阻器阈值时，忆阻器的阻值会在很短时间内发生变化，基于以上特性，本发明各个实施例将忆阻器的存储能力和数据处理能力结合起来，用在T触发器的信号保持中，可以极大的提高T触发器的反应速度并降低功耗。

请参考图2，其示出了本发明一个实施例提供的非易失性T触发器电路的连接示意图。该非易失性T触发器电路可以包括：反相锁存模块210、忆阻器选通模块220、定值电阻230以及电源输入端口240；其中，所述忆阻器选通模块220中包含两个忆阻器；

所述反相锁存模块210和所述忆阻器选通模块220并联；

所述定值电阻230的一端接地，另一端分别与所述反相锁存模块210和所述忆阻器选通模块220串联；

所述电源输入端口240分别与所述反相锁存模块210和所述忆阻器选通模块220相连；

控制信号T通过所述反相锁存模块210输入，输出信号Q通过所述忆阻器选通模块220中与所述定值电阻230相连接的一端输出。

本发明实施例所示的电路，可以利用控制信号T来控制输出信号Q的状态。控制信号T经过反相锁存模块后会选通忆阻器选通模块中包含的一个忆阻器， 此时输出信号Q的初态会决定加载在选通的忆阻器两端的电压大小及方向，进而决定忆阻阻值，使得输出信号Q的次态保持或翻转。

综上所述，本发明实施例所示的电路，通过使用反相锁存模块和忆阻器选通模块并联后，串联定值电阻和电源，利用控制信号T来控制输出信号Q的状态，从而达到非易失性T触发器的效果，由于忆阻器在外加电压超过阈值时，阻值变化的反应速度较快，可以极大的提高非易失性T触发器的反应速度，从而达到提高非易失性T触发器性能的效果。

请参考图3，其示出了本发明另一实施例提供的非易失性T触发器电路的连接示意图。该非易失性T触发器电路可以包括：反相锁存模块210、忆阻器选通模块220、定值电阻230以及电源输入端口240；其中，所述忆阻器选通模块220中包含两个忆阻器；

更为具体的，所述电源输入端口240包括第一金属-氧化物-半导体场效应晶体管(Metal-Oxid-Semiconductor，MOS)管242；所述反相锁存模块210包括第一反相锁存器212、第二反相锁存器214以及第二MOS管216，所述忆阻器选通模块220包括第一忆阻器222、第二忆阻器224、第三MOS管226以及第四MOS管228；

所述第一MOS管242的源极、所述第三MOS管226的漏极、所述第四MOS管228的漏极以及所述第一反相锁存器212的一端连接至第一节点250；

所述第三MOS管226的栅极、所述第四MOS管228的栅极以及所述第二反相锁存器214的一端连接至第二节点260；

所述第三MOS管226的源极与所述第一忆阻器222的一端相连，所述第四MOS管228的源极与所述第二忆阻器224的一端相连；

所述第一反相锁存器212的另一端，所述第一忆阻器222的另一端、所述第二忆阻器224的另一端以及所述定值电阻230的一端连接至第三节点270；

所述第一MOS管242的漏极与电源(Vdd)相连；所述第二MOS管216的漏极与所述第二反相锁存器214的另一端相连；所述定值电阻230的另一端接地；

所述第一MOS管242的栅极与所述第二MOS管216的栅极为时钟电平输入端；

所述控制信号T通过所述第二MOS管216的源极输入，所述输出信号Q通过所述第三节点270输出。

本发明实施例所示的电路，可以利用控制信号T来控制输出信号Q的状态。控制信号T经过反相锁存模块后会选通忆阻器选通模块中包含的一个忆阻器，此时输出信号Q的初态会决定加载在选通的忆阻器两端的电压大小及方向，进而决定忆阻阻值，使得输出信号Q的次态保持或翻转。

可选的，为了防止在电压读取阶段输入信号T对输出信号Q的次态电压值造成影响，可以在干路上设置两个MOS管。具体的，所述电路还可以包括：第五MOS管280和第六MOS管290；

所述第一反相锁存器212的一端与所述第五MOS管280的源极相连，另一端与所述第六MOS管290的漏极相连；

所述第五MOS管280的漏极、所述第一MOS管242的源极、所述第三MOS管226的漏极以及所述第四MOS管228的漏极连接至所述第一节点250；

所述第六MOS管290的源极、所述第一忆阻器222的另一端、所述第二忆阻器224的另一端以及所述定值电阻230的一端连接至所述第三节点270；

所述第五MOS管280的栅极与所述第六MOS管290的栅极为时钟电平输入端。

其中，所述第一MOS管242的栅极、所述第二MOS管216的栅极、所述第五MOS管280的栅极以及所述第六MOS管290的栅极输入的时钟电平相同。

进一步的，所述第一MOS管242和所述第四MOS管228为PMOS管，即P型MOS管；所述第二MOS管216、第三MOS管226、第五MOS管280以及第六MOS管290为NMOS管，即N型MOS管。

其中，所述定值电阻230的阻值为R，且R_on<<R<<R_off；

R_on为所述第一忆阻器222和所述第二忆阻器224中任一忆阻器的最小阻值；

R_off为所述第一忆阻器222和所述第二忆阻器224中任一忆阻器的最大阻值。

所述第一反相锁存器212和所述第二反相锁存器214分别包含第一端口、第二端口、第一反相器和第二反相器。

具体的，请参考图4所示的一种反相锁存器400的连接示意图，其中，第一端口410分别与第一反相器430的输出端和第二反相器440的输入端相连； 第二端口420分别与第一反相器430的输入端和第二反相器440的输出端相连。

当第一端口410输入的信号为低电平时，通过第二反相器440之后从第二端口420输出高电平，同时第二端口420的高电平通过第一反相器430使得第一端口410保持低电平。同理，当第一端口410输入为高电平时，通过第二反相器440之后从第二端口420输出低电平，同时第二端口420的低电平通过第一反相器430使得第一端口410保持高电平。由于信号输入之后两个反相器相互作用，所以即使输入信号消失，电路依然具有信号反相锁存功能。

综上所述，本发明实施例所示的电路，通过使用反相锁存模块和忆阻器选通模块并联后，串联定值电阻和电源，利用控制信号T来控制输出信号Q的状态，从而达到非易失性T触发器的效果，由于忆阻器在外加电压超过阈值时，阻值变化的反应速度较快，可以极大的提高非易失性T触发器的反应速度，从而达到提高非易失性T触发器性能的效果。

其次，本发明实施例所示的电路，其设计结构简单，减小了电路实现面积，同时与互补氧化物金属半导体(英文全称：Complementary Metal Oxide Semiconductor，缩写：CMOS)工艺兼容，便于制备，硬件开销低，同时，由于电路面积小，还能够达到降低功耗的效果。

基于上述图3所示的非易失性T触发器电路，在本发明的又一个实施例中，令控制信号T＝0，输出信号Q的初态为0；

当输入的时钟信号CP为高电平时，控制信号T经过反相锁存电路变为高电平，所述第一忆阻器222选通。由于初态Q为低电平，则在上一周期内第一忆阻器222的忆阻阻值为R_off，初态经过反相锁存电路变为高电平，在第一忆阻器222两端施加超过阈值的反向电压，所述第一忆阻器222的阻值保持R_off不变；

当输入的时钟信号CP变为低电平时，第一MOS管242导通，第一忆阻器222与定值电阻230串联，所述输出信号Q为所述定值电阻230两端的分压，且由于R<<R_off，所述输出信号Q的次态为0。

综上所述，当控制信号T＝0时，若初态Qⁿ＝0，则次态Qⁿ⁺¹＝0。

基于上述图3所示的非易失性T触发器电路，在本发明的又一个实施例中，令控制信号T＝0，输出信号Q的初态为1；

当输入的时钟信号CP为高电平时，控制信号T经过反相锁存电路变为高电平，使所述第一忆阻器222选通，由于初态Q为高电平，则在上一周期内第一忆阻器222的忆阻阻值为R_on，初态经过反相锁存电路变为低电平，在第一忆阻器222两端施加超过阈值的正向电压，第一忆阻器222的阻值保持R_on不变；

当输入的时钟信号CP变为低电平时，第一MOS管242导通，第一忆阻器222与定值电阻230串联，所述输出信号Q为所述定值电阻230两端的分压，且由于R_on<<R，所述输出信号Q的次态为1。

综上所述，当控制信号T＝0时，若初态Qⁿ＝1，则次态Qⁿ⁺¹＝1。

基于上述图3所示的非易失性T触发器电路，在本发明的又一个实施例中，令控制信号T＝1，所述输出信号Q的初态为0；

当输入的时钟信号CP为高电平时，控制信号T经过反相锁存电路变为低电平，使所述第二忆阻器224选通，由于初态Q为低电平，则在上一周期内第二忆阻器224的忆阻阻值为R_off，初态经过反相锁存电路变为高电平，在第二忆阻器224两端施加超过阈值的正向电压，第二忆阻器224的阻值由R_off变为R_on；

当输入的时钟信号CP变为低电平时，第一MOS管242导通，第二忆阻器224与定值电阻230串联，所述输出信号Q为所述定值电阻230两端的分压，且由于R_on<<R，所述输出信号Q的次态变为1。

综上所述，当控制信号T＝1时，若初态Qⁿ＝0，则次态Qⁿ⁺¹＝1。

基于上述图3所示的非易失性T触发器电路，在本发明的又一个实施例中，令控制信号T＝1，所述输出信号Q的初态为1；

当输入的时钟信号CP为高电平时，控制信号T经过反相锁存电路变为低电平，使所述第二忆阻器224选通，由于初态Q为高电平，则在上一周期内第二忆阻器224的忆阻阻值为R_on，初态经过反相锁存电路变为低电平，在第二忆阻器224两端施加超过阈值的负向电压，所述第二忆阻器224阻值由R_on变为R_off；

当输入的时钟信号CP变为低电平时，第一MOS管242导通，第二忆阻器224与定值电阻230串联，所述输出信号Q为所述定值电阻230两端的分压，且由于R_off>>R，所述输出信号Q的次态变为0。

综上所述，当控制信号T＝1时，若初态Qⁿ＝1，则次态Qⁿ⁺¹＝0。

通过上述几个实施例可以看出，当控制信号T＝0时，选通第一忆阻器，若输出信号初态Qⁿ＝0(1)，则对应的第一忆阻器的阻值为R_off(R_on)，初态Qⁿ经过反相锁存模块之后变为1(0)，在第一忆阻器两端施加反向电压(正向电压)，此时忆阻阻值保持不变，输出电压不变，次态Qⁿ⁺¹＝0(1)，即状态保持不变。当控制信号T＝1时，选通第二忆阻器，若输出信号初态Qⁿ＝0(1)，则第二忆阻器的阻值为R_off(R_on)，初态Qⁿ经过反相锁存模块之后变为1(0)，在忆阻器两端施加正向电压(反向电压)，此时忆阻阻值变为R_on(R_off)，输出电压改变，次态Qⁿ⁺¹＝1(0)，即状态发生翻转。控制状态保持或者翻转的流程较为简单，不需要复杂的时序控制。

本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。