用于使高速电流舵DAC中的时钟和输出时序偏差最小化的互连结构的制作方法

本申请要求于2014年2月26日提交的美国临时申请No.61/944859的优先权的权益。通过引用的方式将该申请的全部公开内容并入本文中。

技术领域

本公开内容涉及使高速电流舵数-模转换器中的时序偏差最小化。

背景技术：

此处提供的背景描述是出于总体上呈现本公开内容的语境的目的。在该背景部分中所描述的程度上的目前指定的发明人的工作、以及说明书的在提交时未被描述为现有技术的各方面被既不明示也不暗示地作为本公开内容的现有技术而被纳入。

包括但不限于通信系统的各种系统实施高速电流舵数-模转换器(DAC)。在一些通信系统中，期望DAC输出信号具有高无杂散动态范围(SFDR)。

现在参考图1，示例性DAC 100包括多个段104-1...104-n，它们被统称为段104。段104中的每个段包括差分段开关108-1、108-2...108-P、108-q的相应组，它们被统称为段开关108。换言之，段104的每个段包括一对差分段开关(例如，一对晶体管)。段开关108将DAC 100的输出电流引导到DAC 100的相应正输出112和负输出116。例如，DAC 100可以包括2^N-1个段开关108，其中N对应于DAC 100的以位为单位的分辨率。在一些实施方式中，段104的数量可以被限制于例如32或64，并且可以通过添加额外的段或二进制加权的子DAC来增大DAC 100的分辨率。

段开关108中的每一个由从被统称为段开关驱动器124的段开关驱动器124-1…124-n接收的相应的驱动器信号120-1、120-2...120-P、120-q来驱动，其中驱动器信号120-1、120-2...120-P、120-q被统称为驱动器信号120。段开关驱动器124基于时钟信号128和被统称为解码器输出数据132的解码器输出数据132-1...132-n来产生驱动器信号120。仅作为示例，由二进制温度计代码解码器(未示出)来输出解码器输出数据132。被统称为电流源段136的电流源段136-1...136-n为相应段104提供电流。

因此，对应于要被转换为模拟输出的数字输入代码的解码器输出数据132在经由驱动器信号120被施加到段开关108之前，由时钟信号128重新定时。随着输入代码增加，更少的电流被导向负输出116，而更多的电流被导向正输出112。对于差分模式操作，DAC 100产生的输出电流对应于正输出112与负输出116的相应电流之间的差。差分输出操作抑制了偶数阶谐波并且增大了DAC 100的输出信号功率。

技术实现要素：

数-模转换器(DAC)系统包括DAC和时钟互连模块。DAC包括多个段和多个驱动器。多个段中的每一个从多个驱动器中的相应驱动器接收驱动器信号并且基于驱动器信号产生正输出和负输出。多个驱动器中的每一个接收多个时钟信号中的相应时钟信号，并且基于多个时钟信号中的相应时钟信号来输出驱动器信号。时钟互连模块包括互连环路。时钟输入连接到互连环路的第一部分并且多个时钟信号从互连环路的连接到多个驱动器的第二部分输出。

操作数-模转换器(DAC)的方法包括在互连环路的第一部分处接收时钟输入、从互连环路的第二部分输出多个时钟信号、基于多个时钟信号中的相应时钟信号来输出多个驱动器信号，并且基于多个驱动器信号产生来自DAC的多个段中的每一个的正输出和负输出。

根据具体实施方式、权利要求以及附图，本公开内容的适用性的其它方面将变得显而易见。具体实施方式和具体示例旨在仅用于说明，而不是要限制本公开内容的范围。

附图说明

根据具体实施方式和附图，本公开内容将得到更全面的理解，附图中：

图1是根据现有技术的示例性DAC；

图2是根据本公开内容的原理的包括时钟互连模块和输出互连模块的示例性DAC；

图3是根据本公开内容的原理的示例性时钟互连模块；

图4示出了根据本公开内容的原理的示例性时钟相位插值；

图5是根据本公开内容的原理的示例性输出互连模块；

图6示出了根据本公开内容的原理的在时钟互连模块的输入和输出处的示例性波形；

图7示出了根据本公开内容的原理的示例性段时序偏差与段位置的关系；以及

图8示出了根据本公开内容的原理的操作DAC的示例性方法的步骤。

在附图中，附图标记可以被重复使用，以标识相似和/或相同的元件。

具体实施方式

在数-模转换器(DAC)系统(例如实施高速电流舵DAC的DAC系统)中，可能期望DAC的输出信号具有高无杂散动态范围(SFDR)。DAC的段之间的时序偏差可能限制DAC的SFDR。例如，时序偏差可能导致段电流转变在不同时间点出现在DAC的输出处。取决于时序偏差的属性(例如，线性、抛物线、随机等)，DAC产生的输出信号可以具有例如仅2次、3次、其它多个高次谐波等形式的失真。

时序偏差可能由例如时钟互连网络和/或输出互连网络中的时序失配产生。在以数GHz更新率进行操作并且合成GHz范围的RF信号的DAC中，小到皮秒的一小部分的时序失配可能产生DAC的输出信号的不可接受的失真。在一些实施方式中，可以使用匹配二叉树结构来匹配DAC的时钟互连网络和输出互联网络中的相应延迟。然而，由于匹配二叉树结构的分支之间的相互作用，匹配二叉树结构不足以使数GHz频率下的时序偏差最小化。

根据本公开内容的原理的DAC系统使用相位插值来使DAC时钟和输出信号的时序误差最小化，由此使与DAC时钟和输出信号相关联的时序偏差最小化。例如，对通过DAC的环路传输线的两侧传播的两个波的相位进行插值，以产生具有空间恒定相位的信号。因此，根据本公开内容的原理的DAC系统包括时钟互连模块和输出互连模块，以使时序偏差最小化。

现在参考图2，示例性DAC 200包括多个段204-1...204-n，它们被统称为段204。段204中的每一个包括被统称为段开关208的差分段开关208-1、208-2...208-P、208-q中的相应组(即，一对)。段开关208将DAC 200的输出电流引导到DAC 200的相应的被统称为正输出212的正输出212-1...212-n和被统称为负输出216的负输出216-1...216-n。

段开关208中的每一个由从被统称为段开关驱动器224的段开关驱动器224-1…224-n接收的相应的驱动器信号220-1、220-2...220-P、220-q来驱动，驱动器信号220-1、220-2...220-P、220-q被统称为驱动器信号220。段开关驱动器224基于被统称为时钟信号228的时钟信号228-1...228-n和被统称为解码器输出数据232的解码器输出数据232-1...232-n来产生驱动器信号220。被统称为电流源段236的电流源段236-1...236-n为相应段204提供电流。

DAC 200包括时钟互连模块240和输出互连模块244，它们根据本公开内容的原理分别实施时钟互连网络和输出互连网络。

现在参考图3，根据本公开内容的原理的示例性时钟互连模块300接收时钟输入304(例如，经由缓冲器308)并且相应地输出多个时钟信号312-1...312-n，它们被统称为时钟信号312。时钟信号312由相应的段开关驱动器316-1...316-n接收，段开关驱动器316-1...316-n被统称为段开关驱动器316。

时钟互连模块300包括受控阻抗互连环路320。例如，受控阻抗互连环路320包括具有Z0的阻抗的环状受控阻抗线路。受控阻抗互连环路320将时钟信号312分配到段开关驱动器316。受控阻抗互连环路320通过匹配阻抗324来接收时钟输入304。例如，匹配阻抗324对应于Z0/2的阻抗。

以这种方式，时钟输入304连接到受控阻抗互连环路320的底部部分，而时钟信号328连接到受控阻抗互连环路320的顶部部分。具体而言，时钟输入304连接到受控阻抗互连环路320的底部部分上的节点A，使得被统称为时钟信号328的时钟信号328-1和328-2沿着相反方向从节点A围绕受控阻抗互连环路320传播。因此，时钟信号312中的每一个对应于在受控阻抗互连环路320的顶部部分上的不同点(332-1...332-n，它们被统称为点332)处接收的来自相反方向的时钟信号328的叠加(即，交叠)。

时钟信号328-1和328-2的相应波的平均传播延迟与受控阻抗互连环路320上的相应位置(即，对应于点332的位置)无关，并且近似等于整个受控阻抗互连环路320的传播延迟的一半。例如，时钟信号312中的每一个的延迟τclk可以根据τclk＝(τclk1+τclk2)/2＝const来计算，其中τclk1对应于时钟信号328-1的延迟，τclk2对应于时钟信号328-2的延迟，并且const是常数。换言之，提供给段开关驱动器316中的每一个的时钟信号312的相应延迟是相同的常数。以这种方式，提供给段开关驱动器316的产生的时钟信号328均具有相同的相关联的传播延迟，其与和段开关驱动器316相关联的相应段开关的位置无关。

现在参考图4，示出了时钟信号404(例如，对应于时钟信号328-1)和时钟信号408(例如，对应于时钟信号328-2)的示例性相位插值400。虽然时钟信号404和408的脉冲具有不同的相位(即，由于相应时钟信号404和408的传播延迟)，但是在时钟信号404和408相加(即，在阻抗环路320的顶部部分上的点332中的相应点处所接收的)时，产生的时钟信号412的传播延迟对于时钟信号312中的每一个而言是相同的。

现在参考图5，根据本公开内容的原理的示例性输出互连模块500从被统称为段开关512的段开关512-1...512-n的相应组接收被统称为正输出504的正输出504-1...504-n和被统称为负输出508的负输出508-1...508-n。输出互连模块500包括一个或多个传输环路，例如传输环路516和520。传输环路516和520可以均包括相对应的受控阻抗线路(例如，具有Z0的阻抗)。由于DAC输出信号524是差分的，所以传输环路包括两个交叉传输环路516和520。传输环路516和520如图所示地交叉，以保持输出信号524的正和负DAC输出的对称性。然而，在一些实现方式中，可以预期，传输环路516和520可能不一定交叉，或者可以仅使用单个传输环路。

正输出504中的每一个在传输环路516上从被统称为点528的点528-1...528-n中的相应点开始在双方向上传播。类似地，负输出508中的每一个在传输环路516上从被统称为点532的点532-1...532-n中的相应点开始在双方向上传播(例如，作为正输出信号532-1和532-2)。将正输出504和负输出508的围绕传输环路516和520沿相反方向传播的输出信号示意性地表示为输出信号536-1和536-2，它们被统称为输出信号536。输出信号524的正分量和负分量中的每一个的延迟τOUT可以根据τOUT＝(τOUT1+τOUT2)/2＝const来计算，其中τOUT1对应于输出信号536-1的延迟，τOUT2对应于输出信号536-2的延迟，并且const是常数。换言之，被提供作为输出信号524的正分量和负分量的输出信号536的相应延迟是相同的常数。包括匹配阻抗(例如，每一个具有Z0的阻抗)544的输出电路540经由外部输出传输线路548提供DAC输出信号524。

现在参考图6，示出了由输入波形604(例如，对应于由时钟互连模块300接收的时钟输入304)产生的示例性输出波形(例如，对应于从时钟互连模块300输出的时钟信号312中的每一个)600。如图所示，尽管输出波形600的时钟边缘可以具有稍微不同的上升时间，但是输出波形的单独的脉冲中的每一个穿过相同的中点。

现在参考图7，示出了针对不同段位置的示例性时序偏差700。

现在参考图8，根据本公开内容的原理的操作DAC的示例性方法800开始于804处。在808处，接收时钟输入。例如，时钟输入连接到阻抗环路的第一部分(例如，底部部分，如图3所示)。在812处，基于时钟输入产生多个时钟信号。例如，时钟输入围绕阻抗环路沿相反方向传播，以从阻抗环路的第二部分(例如，顶部部分)上的相应节点处作为多个时钟信号而被输出。在816处，由相应段驱动器接收多个时钟信号。在820处，段驱动器基于多个时钟信号产生多个驱动器信号。在824处，基于驱动器信号产生正输出和负输出。在828处，基于正输出和负输出来输出差分输出信号。例如，正输出和负输出连接到一个或多个传输环路。正输出和负输出中的每一个围绕传输环路沿相反方向传播，以作为差分输出信号而被输出。方法800结束于832处。

前面的描述在本质上仅仅是说明性的并且绝不是要限制本公开内容、其应用或用途。本公开内容的宽泛教导可以以各种形式来实施。因此，尽管本公开内容包括特定示例，但是本公开内容的真实范围不应被限制于此，因为在附图、说明书和以下权利要求之后，其它修改将变得显而易见。如本文中所使用的，短语“A、B和C的至少其中之一”应该被理解为使用非排他性逻辑OR表示逻辑(A或B或C)，并且不应被理解为表示“A的至少其中之一、B的至少其中之一和C的至少其中之一”。应当理解，方法内的一个或多个步骤可以以不同顺序(或同时)执行而不改变本公开内容的原理。

在本申请中，包括以下定义，术语“模块”或术语“控制器”可以被替换为术语“电路”。术语“模块”可以指代、作为其部分或包括：特殊应用集成电路(ASIC)；数字、模拟、或混合的模/数分立电路；数字、模拟、或混合的模/数集成电路；组合逻辑电路；现场可编程门阵列(FPGA)；执行代码的处理器电路(共享、专用、或组)；存储由处理器电路执行的代码的存储器电路(共享、专用、或组)；提供所描述功能的其它适合的硬件部件；或者上述部件中的一些或全部的组合，例如在片上系统中。

模块可包括一个或多个接口电路。在一些示例中，接口电路可以包括连接到局域网(LAN)、互联网、广域网(WAN)或其组合的有线或无线接口。本公开内容的任何给定模块的功能可以被分配到经由接口电路连接的多个模块中。例如，多个模块可以允许负载平衡。在其它示例中，服务器(也被称为远程或云)模块可以代表客户模块完成一些功能。

上文所使用的术语“代码”可以包括软件、固件和/或微代码，并且可以指代程序、例程、功能、类、数据结构和/或对象。术语“共享处理器电路”包含单个处理器电路，其执行来自多个模块的一些或全部代码。术语“组处理器电路”包含与附加处理器电路结合来执行来自一个或多个模块的一些或全部代码的处理器电路。对多个处理器电路的引用包含分立管芯上的多个处理器电路、同一管芯上的多个处理器电路、单个处理器电路的多个内核、单个处理器电路的多个线程、或上述的组合。术语“共享存储器电路”包含存储来自多个模块的一些或全部代码的单个存储器电路。术语“组存储器电路”包含与附加存储器结合来存储来自一个或多个模块的一些或全部代码的存储器电路。

术语“存储器电路”是术语“计算机可读介质”的子集。如本文所使用的，术语“计算机可读介质”并不包含通过介质(例如通过载波)传播的瞬时电气或电磁信号；因此术语“计算机可读介质”可以被认为是有形且非瞬时的。非瞬时有形计算机可读介质的非限制性示例包括非易失性存储器电路(例如闪存存储器电路、可擦除可编程只读存储器电路或掩模只读存储器电路)、易失性存储器电路(例如静态随机存取存储器电路或动态随机存取存储器电路)、磁存储介质(例如模拟或数字磁带或硬盘驱动器)以及光存储介质(如CD、DVD或蓝光光盘)。

本申请中描述的装置和方法可以部分或全部由专用计算机来实施，专用计算机是通过将通用计算机配置为执行计算机程序中所体现的一个或多个特定功能来创建的。上述功能块和流程图元素用作软件规范，其可以通过熟练技术人员或程序员的例行工作而被转化成计算机程序。

计算机程序包括存储在至少一个非瞬时有形计算机可读介质中的处理器可执行指令。计算机程序还可以包括或依赖于所存储的数据。计算机程序可以包含与专用计算机硬件的交互的基本输入/输出系统(BIOS)、与专用计算机的特定设备交互的设备驱动器、一个或多个操作系统、用户应用程序、后台服务器，后台应用程序等。

计算机程序可以包括：(ⅰ)要被解析的描述性文字，例如HTML(超文本标记语言)或XML(可扩展标记语言)，(ⅱ)汇编代码，(ⅲ)由编译器从源代码产生的目标代码，(ⅳ)由解释器执行的源代码，(ⅴ)由即时编译器编译和执行的源代码等。仅作为示例，可以使用来自包括以下语言的语言的语法来撰写源代码：C、C++、C#、Objective C、Haskell、Go、SQL、R、Lisp、Fortran、Perl、Pascal、Curl、OCaml、HTML5、Ada、ASP(动态服务器页面)、PHP、Scala、Eiffel、Smalltalk、Erlang、Ruby、Visual Lua以及

权利要求中所列举的元素都不是要作为35U.S.C.§112(f)的含义内的模块加功能元素，除非使用短语“用于…的模块”明确地列举了元素，或者在使用短语“用于…的操作”或“用于…的步骤”的方法权利要求的情况下。