本发明属于集成电路领域，涉及一种基于或非门和与门的抗辐射锁存器的电路设计方法，尤其涉及一种基于或非门和与门的抗辐射锁存器的制备方法，
背景技术：
：研究报道了随着工艺尺寸的减少，芯片里的集成电路在高层太空或近地球空间越来越容易受到重粒子或质子辐射影响而产生错误；辐射如果发生在锁存器电路的存储节点，可能直接导致锁存器存储错误数值，产生单粒子翻转事件；辐射如果发生在组合电路节点，可能引起单粒子瞬态脉冲，改变电路节点的逻辑状态；该单粒子瞬态脉冲引起的错误值传导到锁存器会也可能被捕捉存储，产生单粒子翻转事件。所以单粒子翻转事件会改变锁存器电路存储的逻辑状态，可能造成整体电路功能错误。因此，需要提出抵抗辐射的锁存器电路设计方法。目前，抗辐射锁存器电路的设计方法主要包含多模冗余、纠错码和抗辐射加固技术等，其中，多模冗余方法以三模冗余技术为代表，使用冗余电路模块和多数表决电路屏蔽错误电路模块的输出，但这种方法会带来很大的面积开销；纠错码方法以汉明码为代表，通过计算编码的校验值，定位错误比特的位置；抗辐射加固技术以双重互锁存储单元为代表，在基本存储单元结构的基础上增加额外晶体管和相互绞合的互连线，增强敏感节点的抗辐射能力；但纠错码和抗辐射加固技术会带来较大的面积开销，并降低电路性能。鉴于现有技术的现状，本申请的发明人拟提供一种基于或非门和与门的抗辐射锁存器的制备方法，以克服现有技术抗辐射锁存器电路的设计方法存在的缺陷。与本发明相关的参考文献有：[1]BaumannR.SoftErrorsinAdvancedComputerSystems[J],IEEETransactionsonDeviceandMaterialsReliability,2005,22(3),pp.258-266[2]OliveiraR.,JagirdarA.,ChakrabortyT.J.：ATMRSchemeforSEUMitigationinScanFlip-Flops[C]，inInternationalSymposiumonQualityElectronicDesign,2007,pp.905–910[3]TauschH.J.SimplifiedBirthdayStatisticsandHammingEDAC[J],IEEETransactionsonNuclearScience,2009,56(2),pp.474–478[4]CalinT.,NicolaidisM.,VelazcoR.UpsetHardenedMemoryDesignforSubmicronCMOSTechnology[J],IEEETransactionsonNuclearScience,1996,43(6),pp.2874–2878[5]S.Yang.LogicSynthesisandOptimizationBenchmarksUserGuide,ResearchTrianglePark,NC:MicroelectronicsCenterofNorthCarolina(MCNC),1991。技术实现要素：本发明的目的是针对集成电路中抗辐射锁存器电路的设计中存在的缺陷，提出一种基于或非门和与门的抗辐射锁存器的电路设计方法，具体涉及一种基于或非门和与门的抗辐射锁存器的制备方法。具体而言，本发明的一种基于或非门和与门的抗辐射锁存器的制备方法，其特征在于，使用一个或非门和一个与门构成一个基本单元，然后再用八个基本单元相互绞合连接，构造一个抗辐射锁存器；当一个存储节点值因辐射发生变化时，相互绞合连接的其它节点通过或非门抑制这种变化，从而使该锁存器具有抗辐射容错特性。本发明方法包括如下两个步骤：步骤1：按照图1所示电路结构，采用传统集成电路设计方法设计抗辐射锁存器电路，按图1所示电路结构，设计基于或非门和与门的抗辐射锁存器电路；图1中如果两线交叉处有黑点，表示两线相连；如果两线交叉处没有黑点，表示两线没有连接；图1中或非门N1和与门A1构成第一个基本单元；或非门N2和与门A2构成第二个基本单元；或非门N3和与门A3构成第三个基本单元；或非门N4和与门A4构成第四个基本单元；或非门N5和与门A5构成第五个基本单元；或非门N6和与门A6构成第六个基本单元；或非门N7和与门A7构成第七个基本单元；或非门N8和与门A8构成第八个基本单元；基本单元中或非门实现逻辑或非功能，与门实现逻辑与功能； 与门A1、A3、A5和A7的输入端均为锁存器的数据输入端D与时钟输入端CLK，输出端分别为D1、D3、D5和D7；锁存器的数据输入端D经反相器V1输出持相反值的信号Db；与门A2、A4、A6和A8的输入端均为Db与时钟输入端CLK，输出端分别为D2、D4、D6和D8。本发明中，各个或非门的输入端、输出端如表1所示。表1或非门输入和输出或非门输入输出N1C3、Q、D1C4N2C6、C4、D2QN3Q、C1、D3C5N4C7、C5、D4C1N5C1、C2、D5C6N6C4、C6、D6C2N7C2、C3、D7C7N8C5、C7、D8C3结合图1和表1，当时钟输入端CLK值为1时，数据输入端D的值和反相器V1输出端Db的值(Db值为D的相反值)写入锁存器，数据输出端Q的值为输入端D的值；当时钟输入端CLK值为0时，写入的D和Db值存入锁存器的存储节点C1-C7和输出端Q；例如，当D值为1，CLK值为1时，反相器V1输出端Db值为0，与门A1输出端D1值为1，与门A5输出端D5值为1，与门A2输出端D2值为0；由于D1值为1，所以或非门N1的输出端C4值为0，又由于D5值为1，所以或非门N5的输出端C6值为0；由于C6、C4和D2值都为0，所以或非门N2的输出端Q值为1；同理，C5、C7值都为0而C1、C2、C3值都为1；当时钟输入端CLK值为0时，与门A1和A2的输出端D1和D2值都为0，但由于Q值仍为1，所以或非门N1的输出端C4值保持为0；由于C2值仍为1，所以或非门N5的输出端C6值保持为0；由于C6、C4和D2值都为0，所以或非门N2的输出端Q值为1，这进一步加强Q以前的数值1，从而使得存储节点C4和输出端Q分别稳定的存储数值0和1；同理，存储节点C5、C6、C7都稳定存储数值0，而C1、C2、C3值都稳定存储数值1；再例如，当D值为 0，CLK值为1时，反相器V1输出端Db值为1，与门A1输出端D1值为0，与门A2输出端D2值为1，与门A8输出端D8值为1；由于D2值为1，所以或非门N2的输出端Q值为0，又由于D8值为1，所以或非门N8的输出端C3值为0；由于C3、Q和D1值都为0，所以或非门N1的输出端C4值为1；同理，C1、C2值都为0而C5、C6、C7值都为1；当时钟输入端CLK值为0时，与门A1和A2的输出端D1和D2值都为0，但由于C4值仍为1，所以或非门N2的输出端Q值保持为0；由于C7值仍为1，所以或非门N8的输出端C3值保持为0；由于C3、Q和D1值都为0，所以或非门N1的输出端C4值为1，这进一步加强C4以前的数值1，从而使得存储节点C4和输出端Q分别稳定的存储数值1和0；同理，存储节点C5、C6、C7都稳定存储数值1，而C1、C2、C3值都稳定存储数值0；如果存储节点C1-C7和数据输出端Q中任何一个节点值因辐射发生暂时变化，相互绞合连接的其它节点会通过或非门抑制这种变化；例如，当数据输入端D值为1，则在时钟输入端CLK值为0时，存储节点C1、C2、C3和数据输出端Q存储数值1，存储节点C4、C5、C6、C7存储数值0；假设存储节点C5因辐射暂时从0变成1，则或非门N4输出端C1值从1变成0，或非门N8输出端C3值从1变成0，但Q值仍为1，所以或非门N3输出端C5值待辐射效应消失后恢复为0，此时C7、D4、D8值仍为0，所以C1值和C3值也恢复为1；假设数据输出端Q值因辐射从1暂时变为0，但由于C3值和C1值保持为1，或非门N1输出端C4值和或非门N3输出端C5值都保持为0，C6值和D2值也保持为0；待辐射效应消失后，保持为0的C4、C6和D2值使或非门N2输出端Q值恢复为1；再例如，当数据输入端D值为0，则在时钟输入端CLK值为0时，存储节点C1、C2、C3和数据输出端Q存储数值0，存储节点C4、C5、C6、C7存储数值1；假设存储节点C5因辐射暂时从1变成0，但C7值仍为1，所以或非门N4输出端C1值和或非门N8输出端C3值保持为0，D3值和Q值也保持为0，待辐射效应消失后，保持为0的C1、D3和Q值使或非门N3输出端C5值恢复为1；假设数据输出端Q值因辐射从0暂时变为1，则或非门N1输出端C4值从1变成0，或非门N3输出端C5值从1变成0，但C7值和C6值仍为1，所以或非门N4输出端C1值保持为0，或非门N2输出端Q值待辐射效应消失后恢复为0，此时C3、D1和D3值仍为0，所以C4值和C5值也恢复为1；步骤2：对图1中锁存器的时钟输入端CLK进行操作，使数据能写入该锁存器，并使该锁存器具有抗辐射特性；图1中锁存器有两种模式：写入数据、稳定存储数据；锁存器如果在写入数据模式下，时钟输入端CLK值设置为1，数据输入端D的值和Db的值(Db值为D的相反值)写入锁存器，数据输出端Q的值为输入端D的值；锁存器如果在稳定存储数据模式下，时钟输入端CLK值设置为0，写入锁存器的D和Db值存入锁存器的存储节点C1-C7和输出端Q；存储节点C1、C2、C3和数据输出端Q存储D的值，存储节点C4、C5、C6、C7存储Db的值；如果存储节点C1-C7和数据输出端Q中任何一个节点值因辐射发生暂时变化，相互绞合连接的其它节点会通过或非门抑制这种变化，待辐射效应消失后使发生错误变化的节点恢复以前的正确值。本发明具有以下优点：本发明提出了一种基于或非门和与门的抗辐射锁存器电路，该锁存器使八个由或非门和与门构成的基本单元相互绞合连接，当一个存储节点值因辐射发生变化时，相互绞合连接的其它节点通过或非门抑制这种变化，从而使该锁存器具有抗辐射容错特性。附图说明：图1为本发明的抗辐射锁存器的电路结构示意图。实施例1测试实验，实验中，首先采用传统标准电路设计方法实现6个无抗辐射能力的基准测试电路bigkey,dsip,S38417,S13207.1,S15850.1,S38584.1，然后再用三模冗余方案和本发明分别实现这些基准测试电路，使之具有抗辐射能力；分别对这些采用不同方案实现的基准测试电路随机辐射1000次，测试所得的错误发生次数、面积和功耗平均值如表2所示；表2中的面积和功耗经过了归一化处理，其数值是相对于本发明方案所实现电路的面积和功耗的倍数。从表2所示结果显示，采用本发明的方法中错误发生次数最少 (错误发生次数为0)，所以抗辐射能力最强，而本发明的面积和功耗与传统的三模冗余抗辐射方案的面积和功耗接近。表2面积、功耗和抗辐射能力比较方案错误发生次数面积功耗无抗辐射能力的传统标准设计方法2530.420.37本发明的抗辐射设计方法011三模冗余的抗辐射设计方法40.950.91。当前第1页1 2 3