基于动态振铃式运算放大器的高速流水线-逐次逼近型ADC的制作方法

本发明涉及集成电路技术领域，尤其涉及一种基于动态振铃式运算放大器的高速流水线-逐次逼近型模数转换器(ADC)。

背景技术：

流水线-逐次逼近型ADC是近几年在数据转换器设计领域出现的新结构，最先由Chun C.Lee和Micheal P.Flynn于2010年发表于超大规模集成电路会议(Symposium on VLSI circuits)上，基于流水线结构中最简化的两步式结构，前后两级的子ADC均采用逐次逼近型ADC来实现。该结构利用了流水线型ADC的高数据处理速率，同时结合逐次逼近型ADC在先进工艺下低功耗、高线性度的优点。两者的结合有利于在实现ADC高速高精度的同时，保障ADC的低功耗。

在流水线-逐次逼近型ADC中功耗开销最大的部分为级间的残差放大器。在单通道ADC中，残差放大器的速度由ADC的采样速率决定，精度由后级逐次逼近型ADC精度决定。所以低功耗流水线-逐次逼近型ADC中运算放大器的低功耗实现有助于整体ADC的高能效实现。

振铃式运算放大器是由Benjamin Hershberg、U.K.Moon等人于2012年发表于国际固态电路会议(ISSCC)上，最初的设计从环形振荡器出发，通过控制输出级在稳定工作时处于亚阈值状态而实现小信号放大的效果。最初实现方式是伪差分的运算放大器方式，同时通过外加偏置信号实现输出级工作状态的控制，如示意图1所示。运算放大器采用伪差分的形式，图1中给出一条差分通路的电路结构，由第一级反相器101，第二级反相器102，第三级反相器103级联而成，其中第二级反相器拆分为两组，在放大器处于重置状态，即开关105、106、107闭合的情况下，分别在电容108和109上存储不同的偏置电压，从而 使得在放大器处于正常工作时，电容108和109的电压使得第三极反相器103的NMOS管111和PMOS管110更容易进入弱反型、甚至亚阈值区域，因此提高了运算放大器的输出阻抗，使得环路可以稳定工作。图1中电容104为自校准电容，在电路处于重置状态时，存储放大器稳定工作状态下的输入端共模电压与输入信号共模电压的电压差。

随后由Yong Lim和Michael P.Flynn进行改良，分别于2014和2015年的ISSCC上发表文章，改良后的振铃式运算放大器如图2所示。Yong Lim等人的改进主要在于：(1)将伪差分电路修改为输入级全差分电路，第一级201中差分两路反相器中电流流过NMOS尾电流管204和205，静态电流大小受尾电流管204、205、偏置管208、第一级共模反馈控制管206和207等调节。共模反馈管205的反馈信号受控于输出端的共模电平。(2)将图1中分裂为两路的第二级102改进为图2中的202，通过电阻209实现第三级203中MOS管212和213稳定状态偏置点的分离，从而实现稳定的运算放大器静态工作点。(3)将图1中第二级102和第三级103中的MOS管改为高栅压管210、211、212、213等，更有利于实现运算放大器的稳定工作。

在Yong Lim等人的改进中，全差分第一级201的使用减小了第一级反相器的输出摆幅、降低了输出速率，不利于在高速电路中的实现；同时高栅压管的使用同样会降低反相器判断结果的传输速度。因此，本发明中提出了一种动态振铃式运算放大器，能够有效的提高振铃式运算放大器的稳定速度，并将该高速运算放大器应用于流水线-逐次逼近型ADC中。

技术实现要素：

本发明的目的在于提出一种新型低功耗流水线-逐次逼近型ADC结构，其特点是利用动态振铃式运算放大器作为第一级高精度流水线级前端和第二级逐次逼近型ADC构成的余量量化后级之间的残差放大器，实现了具有流水线型ADC的高速量化特征的同时，仍保持逐次逼近型ADC的低功耗特征，同时通过动态运算放大器、以及其他模块电路的低功耗设计来进一步提高能效。

具体的，本发明提供了一种基于动态振铃式运算放大器的高速流水线-逐次逼 近型ADC，包括：

流水线型量化前端，实现该ADC中的高位的量化，其中该流水线型量化前端内设置有用于进行残差放大的动态振铃式残差放大器；

余量量化后端，由两个逐次逼近型ADC子通道构成，用于实现ADC中的低位的比较量化，其中该两个逐次逼近型ADC子通道的输入端分别连接该动态振铃式残差放大器的输出端；

数字选择和冗余位校准模块，与该两个逐次逼近型ADC子通道的输出端相连接并用于实现双通道时间交织的该逐次逼近型ADC的数字输出选择、数字输出的时刻对准以及冗余位校准。

较佳地，在上述的高速流水线-逐次逼近型ADC中，该流水线型量化前端为带冗余位的M位量化前端，其中M为正整数，该带冗余位的M位量化前端包括栅压自举采样开关、M位闪存型ADC、M位温度计编码电容型DAC、该动态振铃式残差放大器，

其中，该流水线型量化前端的输入信号分成两路，分别在该M位闪存型ADC和该M位温度计编码电容型DAC上实现信号采样。

较佳地，在上述的高速流水线-逐次逼近型ADC中，该两路的输入信号的采样电平值的偏差由该M位量化前端的冗余位消除。

较佳地，在上述的高速流水线-逐次逼近型ADC中，该动态振铃式残差放大器采用伪差分形式，其由第一级反相器、第二级反相器和第三级反相器构成，其中该第一级反相器设置有两个具有正反馈效果的第一电阻和第二电阻，该第一电阻的一端与第二电阻的一端相连，该第一电阻的另一端连接第一级反相器中的PMOS管的漏端和第二级反相器中NMOS管的栅端，且该第二电阻的另一端连接第一级反相器中的NMOS管的漏端和第二级反相器中PMOS管的栅端。

较佳地，在上述的高速流水线-逐次逼近型ADC中，进一步包括：时钟生成模块，根据外部输入的频率分别生成该流水线型量化前端的控制时钟信号以及该余量量化后端的控制时钟信号。

较佳地，在上述的高速流水线-逐次逼近型ADC中，该两个逐次逼近型ADC子通道为N位逐次逼近型ADC，其中N为正整数，该N位逐次逼近型ADC由二 进制编码的DAC、动态比较器、异步控制逻辑电路组成，

其中，该余量量化后端的控制时钟信号接入异步控制逻辑电路，以产生根据逻辑判断结果得到的异步控制时序，进而实现该二进制编码的DAC和动态比较器的控制。

较佳地，在上述的高速流水线-逐次逼近型ADC中，该两个逐次逼近型ADC子通道采用顶极板采样方式实现。

较佳地，在上述的高速流水线-逐次逼近型ADC中，该数字选择和冗余位校准模块由数字电路实现。

综上，本发明提出了一种兼顾高速和低功耗的基于振铃式运算放大器的高速流水线-逐次逼近型ADC架构。本发明中针对流水线级的低功耗设计，采用了无采样保持电路的结构；针对逐次逼近型ADC后级的高速低功耗设计，采用了顶极板采样的结构。

应当理解，本发明以上的一般性描述和以下的详细描述都是示例性和说明性的，并且旨在为如权利要求所述的本发明提供进一步的解释。

附图说明

包括附图是为提供对本发明进一步的理解，它们被收录并构成本申请的一部分，附图示出了本发明的实施例，并与本说明书一起起到解释本发明原理的作用。附图中：

图1为2012年最早发表的振铃式运算放大器结构示意图。

图2为2015年ISSCC中发表的振铃式运算放大器结构示意图。

图3为本发明提出的基于振铃式运算放大器的高速流水线-逐次逼近型ADC的一个实施例的结构示意图。

图4为本发明提出的子通道逐次逼近型ADC结构示意图。

图5为本发明提出的动态振铃式运算放大器的一个实施例。

图6为本发明中主要模块的时序控制图。

图7为本发明中流水线级冗余位设置说明图。

附图标记说明：

101、102、103为2012年最早发表的振铃式运算放大器结构中三级反相器电路，104为自校零电容，105、106、107为运算放大器重置开关，108、109为偏压存储电容，110、111为第三级输出管；

201、202、203为2015年ISSCC中发表的振铃式运算放大器结构中三级反相器电路，204、205为第一级尾电流管，206、207为第一级输出共模反馈控制管，208为偏置电流控制管，209为第三级MOS管的静态工作点分离电阻，210～213为第二级和第三级反相器电路中的MOS管；

301为流水线级前端，302为逐次逼近型ADC后级，303为数字选择和冗余位校准模块，304、311为栅压自举开关，305为M位闪存型ADC，306为M位DAC，307为振铃式运算放大器，308、309为子通道逐次逼近型ADC，310为时钟生成模块，311、312为两条信号采样通路；

401为按二进制大小分布的DAC电容阵列，402为动态比较器，403为异步控制逻辑；

501、502、503为本发明提出的高速振铃式运算放大器结构中三级反相器电路，504、505为两个正反馈电阻，506～509为一、二两级反相器电路中的反相器MOS管，510、511为后两级电路控制管，512为共模反馈电路；

601～606分别对应等时序关系；

701、702为比较器失调、前后级比较器失配、采样时刻偏差等情况下出现残差传输曲线偏移情况。

具体实施方式

现在将详细参考附图描述本发明的实施例。

作为一个示例，本发明可以提供一种基于动态振铃式运算放大器的流水线-逐次逼近型ADC，其实施目标为一款200MS/s采样率、12位精度的ADC。

图3为本发明提出的基于振铃式运算放大器的高速流水线-逐次逼近型ADC的一个实施例的结构示意图。在图3所示的实施例中，基于动态振铃式运算放大器的高速流水线-逐次逼近型ADC主要包括：流水线型量化前端301、余量 量化后端302、数字选择和冗余位校准模块303以及时钟生成模块310。。

流水线型量化前端301实现该ADC中的高位(例如前M位)的量化，其中该流水线型量化前端301内设置有用于进行残差放大的动态振铃式残差放大器307。

较佳地，该流水线型量化前端301为带冗余位的M位量化前端(其中M为正整数)，该带冗余位的M位量化前端301包括栅压自举采样开关304、M位闪存型ADC305、M位温度计编码电容型DAC306、该动态振铃式残差放大器307，实现ADC中高M位的量化以及残差的放大。该流水线型量化前端301的输入信号分成两路311和312，分别在该M位闪存型ADC305中的比较器前和该M位温度计编码电容型DAC306中的电容上实现信号采样。该两路的输入信号的采样电平值的偏差由该M位量化前端的冗余位消除。即，两条采样信号通路上的采样时刻偏差引入的采样电平值的偏差在本发明中通过对流水线级设置冗余位来消除。

根据上述结构，本发明的流水线型量化前端301采用无采样保持电路的结构，减少了采样保持电路中运算放大器的开销。

作为一个示例，本发明的流水线级采样量化前端301的冗余位可以设计采用0.5位冗余的设计方式，信号通过带冗余位的流水线级后的残差传输曲线如图7，图7中给出了2.5位流水线级的残差信号传输曲线示意图，在出现闪存型ADC305中比较器失调、采样时刻偏差引入采样电平误差、前后级301和302中比较器失配等情况下，均会在传输曲线中出现701和702所示的情况，通过冗余位的设计可以有效避免残差信号在放大溢出后级ADC302的输入信号范围，从而造成失码的情况。

更具体的，图5示出了本发明提出的动态振铃式运算放大器的一个实施例。考虑到本发明在高速环境下的应用，每一级反相器都应具有更高的速度。所以动态振铃式残差放大器307优选采用伪差分形式，其由第一级反相器501、第二级反相器502和第三级反相器503构成。给第一级反相器501更大的输出摆幅空间，以及更大的漏源电压。

较佳地，该第一级反相器501设置有两个具有正反馈效果的第一电阻504和第二电阻505。该第一电阻504的一端与第二电阻505的一端相连，该第一电阻504 的另一端连接第一级反相器501中的PMOS管506的漏端和第二级反相器502中NMOS管509的栅端，且该第二电阻505的另一端连接第一级反相器501中的NMOS管507的漏端和第二级反相器502中PMOS管510的栅端。如此连接方式，在振铃式运算放大器大信号建立的情况下，506和509两个MOS管更容易进入导通状态，从而实现信号的快速传递，大信号快速建立；在信号建立基本稳定，运算放大器进入小信号建立阶段，第三级503的输出阻抗逐渐呈现高阻态，第一级501中电流减小，504和505上的压降对于MOS管506和507的漏源电压进行压缩，在504和505电阻值的合理取值下，可以实现MOS管506和507的跨导最大化，从而有效提高运算放大器中小信号建立时的反应速度。本发明中在第一级反相器中引入的正反馈电阻504和505具有提高运算放大器大信号、小信号建立速度的优势，有助于实现振铃式运算放大器在高速电路中的应用。

例如，根据图5所示的结构，在为高电平的情况下，后两级502和503不工作，第一级反相器501输入与输出端相连，用于实现子校零电容中电荷存储量的校准。在为低电平的情况下，运算放大器工作。

为了进一步减小振铃式运算放大器的功耗，本发明中在运算放大器第二级502和第三级503中可以进一步加入受时钟信号控制的尾管510和511。在运算放大器处于重置状态时，尾管510和511关闭，运算放大器后两级不工作，实现动态运算放大器的效果。此外，共模反馈电路512用于实现伪差分运算放大器的共模稳定。

余量量化后端302由两个逐次逼近型ADC子通道308和309构成，用于实现ADC中的低位的比较量化。其中，该两个逐次逼近型ADC子通道308和309的输入端分别连接该动态振铃式残差放大器307的输出端。

上述的两个逐次逼近型ADC子通道308和309优选为N位逐次逼近型ADC(其中N为正整数)，如图4所示。该N位逐次逼近型ADC优选由二进制编码的DAC 401、动态比较器402、异步控制逻辑电路403组成，如图4所示，用于实现ADC后N位的比较量化。

该ADC结构优选为一款顶极板采样的异步逐次逼近型ADC。本发明中， 逐次逼近型ADC选用异步结构，由异步控制逻辑电路403的逻辑判断结果控制时序，有利于各个比特位的比较时间合理分配，实现快速比较。本发明中的顶极板采样401与传统底极板采样相比，采样结束后，可以直接进行信号比较，省略了一次信号比较以及电荷重分配的时间。从而减少了使得电容减小了一半，降低了面积开销，提高了转换速率。在本发明中，逐次逼近型ADC作为整体ADC的后级，精度要求相对较低，能够支持顶极板采样。

DAC401中的电容大小按二进制编码方式设计。在通道控制时钟为高电平时，子通道为采样模式；在通道控制时钟为低电平时，子通道为量化模式。通道控制时钟接入异步控制逻辑电路403中用于产生根据逻辑判断结果得到的异步控制时序，实现比较器402以及DAC401的控制。

其中，该余量量化后端的控制时钟信号接入异步控制逻辑电路403，以产生根据逻辑判断结果得到的异步控制时序，进而实现该二进制编码的DAC401和动态比较器402的控制。

数字选择和冗余位校准模块303与该两个逐次逼近型ADC子通道308和309的输出端相连接并用于实现双通道时间交织的该逐次逼近型ADC的数字输出选择、数字输出的时刻对准以及冗余位校准。例如，该数字选择和冗余位校准模块303优选由数字电路实现。

时钟生成模块310根据外部输入的频率分别生成该流水线型量化前端301的控制时钟信号以及该余量量化后端302的控制时钟信号。例如，时钟生成模块310根据外部输入的频率为采样频率的正弦信号，通过时钟驱动电路、非交叠时钟生成电路、分频电路等生成ADC前端流水线级的控制时钟信号等，以及双通道时间交织逐次逼近型ADC子通道的控制信号时钟和

最后，本发明的时序图的一个实施例如图6所示，下面结合该时序图来举例说明本发明的工作过程：

(1)为高电平时，流水线级前端工作于采样模式，由于DAC306中的采样电容采用底极板采样方式，电容顶极板连接共模信号，由时钟信号控制栅压自举开关311，实现信号采样。在采样模式下，振铃式运算放大器处 于重置模式，不工作。

(2)下降沿触发，则信号终止采样，同时闪存型ADC305根据采样得到的输入信号开始进行比较量化，在上升沿到来前将量化结果传递至DAC306的参考电平选通端。

(3)为高电平时，DAC306生成残差信号，并通过振铃式运算放大器放大，信号由后级子通道逐次逼近型ADC接收并完成后续量化。

(4)后级时间交织子通道ADC中子通道308由时钟信号的控制，子通道309由时钟信号控制。时钟信号和由时钟信号 分频并通过相应的逻辑电路产生。时钟信号和控制子通道308和子通道309交替工作，实现高速的信号量化与传递。

综上，本发明相对于传统的流水线-逐次逼近型ADC的高速率、低功耗的特点，减小了级间残差放大器静态功耗的开销；相对于已有的振铃式运算放大器研究成果，提高了放大器速度，使得能够应用于高速ADC中。

本领域技术人员可显见，可对本发明的上述示例性实施例进行各种修改和变型而不偏离本发明的精神和范围。因此，旨在使本发明覆盖落在所附权利要求书及其等效技术方案范围内的对本发明的修改和变型。